高速pcb设计工具解决方案剖析与探讨布局篇.docVIP

高速pcb设计工具的解决方案的剖析与探讨--布局篇 很久以来就想写些高速方面的东西，但想了想，自己一家之言，难免观点片面，以偏概全，所以写成讨论贴的形式，让对高速设计都有经验的朋友都来参与讨论，把自己的见解都说出来，如此百花争鸣，就不会有失偏颇，而且无论是对我还是对各位网友都是一个难得的学习机会。 以前我一直都认为不要太注重工具，应该把焦点放在所需要解决的问题上，再借助工具来找到解决问题的方法，但有不少网友却说得某些工具有多神奇，拥有后就万事无忧了，这对初学高速的朋友实在是误导，在论坛里我也见过自称用了某高档工具x年的网友最后发贴询问传输线阻抗的定义，也有自称精通某高档工具拿7xxx元高薪的网友答不出信号质量的基本要求，我只想说，如果是为了用某强大功能来达到省事，轻松的目的，那你不过在偷懒，当然这无可厚非，但我认为无论用什么工具都应该以更好的设计质量作为目标。 因为太多人都听过别人讲过cadence的allegro和specctraquest有多好，那么今天就以它作为剖析对象展开讨论，但不是讨论软件的使用方法，而是分析工具在设计过程中的方法和特点，来了解它在设计过程中控制了什么对设计质量有影响因素，这样我们就能对高速电路的设计要求有一个完整的了解，但参与讨论的网友需要了解一些信号完整性的基本定义，例如信号反射，过冲，非单调性，串扰，最好能了解它们在实际要求中的容限和标准，如果不了解的朋友可去找一下，也可以用“信号完整性定义“在雅虎上搜一下。 在国外高速电路设计是需要保证整个方案的物理实现，所以高速方面的可行性分析是贯穿整个设计过程的，其中包括芯片的选用，前端原理图设计和验证，后端板级设计和验证；国内高速设计的概念刚起步，要求比国外低，重视的程度也低，大多数从事这一工作的朋友做的应该都是后端板级设计，好一点的就连前端原理图一起做；所以讨论从板级设计开始。现在不少工具用的设计流程都是： ok? placement---pre layout simulation----route all net---post layout simulation 布局 预布线仿真 | 完成走线 后布线仿真 | |no |-____________________________| 在specctraquest中也是：布局，仿真，改变布局，再仿真，一直到仿真结果符合要求才开始布线。很明显，布局很重要，相对预前布线仿真来说，后布线仿真如果是在布线后发现问题的话，已经是迟了，那么最重要的是预布线仿真，预布线仿真决定了布局，布局里有什么样的因素，能影响整块板的性能？我们可以再回到刚才在specctraquest环境下的反复布局和仿真结果，不难发现，芯片离得越近，分析报告里违反过冲规则设置的就越少，芯片的距离决定了线长，这说明了过冲和长度有关。多层pcb上有完全平面层相邻的走线都可以看作是阻抗恒定并受控的传输线，微观上是由无数个微分电感串联和无数个微分电容对地并联，信号的上升沿可以分解为一个基波和一列频率各不相同的谐波，在流经这些电感和电容时由于频率不同，每个谐波的相位移动都不一样，振幅上有的地方加强有的地方减弱，结果就形成了信号上升到电平稳定之间这一段震荡，这就是过冲和振铃，线长度加长意味着串联电感和并联电容增加，过冲也会随之增强。 过冲仅仅跟长度有关么？当我们有部分网络连接了多个芯片，而且这几个芯片由于某些限制只能在一个较小的区域里放置，这样我们可以发现改变芯片位置时，由于芯片基本上都很近了，网络连接长度基本上变化都不大，但仿真结果相差却很大，出现过完全合格，也出现过大部分负载在过冲上违反规则设置，这很能说明影响过冲噪声的不仅仅是长度，经过多次尝试，可以发现产生主要影响的是各个芯片的连接顺序，不同的连接顺序时负载产生的噪声和对相邻负载的影响都不尽相同，在我所举的这个例子里，最理想的是单线远端分叉的星形连接顺序，图形如下： /负载 （注：这只是我的例子里 / 的情况，如果是特殊 驱动引脚--------|----负载 的驱动器类型，例如 \ ECL的，就必须用菊花 \负载 链式连接，不同情况 要区别对待） 再有的一个因素就是电源，对于电源平面的分割我无法用工具来举出例子，但电源的影响要大于上述两点，甚至会决定整块板的成功与否。我所理解的影响电源的因素有两个，一个是电源内阻，一个是电源信号回流路径。电源内阻并非普通意义上所指的电阻，我们平时所见到的导体由于多用在低频的场合，所以一般只注意到其电阻效应，电感跟电阻差不多，在导体里有无数个微分电感串联和并联，导体面积增大时等于并联的微分电感增多，总电感量减少，当导体的长度增大时等于串联的微分电感增多，总电感量增加；在低频率时电感的效应不明显，频