组合电路的VHDL设计.ppt

【例4-23】 1位二进制全加器另一种RTL级描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain, bin, cin : IN STD_LOGIC; cout, sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS SIGNAL ADDO : STD_LOGIC_VECTOR( 1 DOWNTO 0 ); BEGIN ADDO = (‘0’ain) + bin + cin ;--计算以位宽长的矢量为准 sum = ADDO(0) ; cout = ADDO(1) ; END ARCHITECTURE fd1; * * a ? d = “101011“ 并置后与六位矢量比较，看是否相等 EDA技术实用教程 第3章 两个重要的VHDL标准 IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) VHDL的功能——描述电路 把电路分成内外两部分来描述 描述电路模块外部的输入和输出端口 描述电路模块内部的逻辑功能和电路结构 VHDL的标准和功能 3.1 多路选择器及其VHDL描述 2选1多路选择器 图5-3 mux21a功能时序波形 输入信号a mux21 输入信号b 选择信号s 输出信号y 0 1 【例3-1】一个简单的设计实体 ENTITY mux21a IS PORT( a, b : IN BIT; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; 实体 结构体 3.1.1 2选1多路选择器的VHDL描述1 实现结构体某种可能的原理图 实体（ENTITY） ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT ; y : OUT BIT ) ; END ENTITY mux21a ; … 实体 实体名 端口类型 数据类型 ★ 实体名：即器件名，应根据电路功能来确定（注意：不能用数字起头；不能用中文；也不能用保留的元件名，如or2） ★ PORT语句和端口信号名 ★ 端口类型 IN OUT INOUT BUFFER ★ 数据类型：二进制逻辑位BIT 与实体相关的VHDL语法 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type); END ENTITY e_name; 或： ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type); END e_name; 实体的一般表达模式 结构体（ARCHITECTURE） … ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; 结构体 结构体名 VHDL功能描述 实体名 ARCHITECTURE arch_name OF e_name IS (说明语句) －－非必需 BEGIN 功能描述语句 －－必需 END ARCHITECTURE arch_name ； 或： ARCHITECTURE arch_name OF e_name IS (说明语句) BEGIN 功能描述语句 END arch_name ； 结构体的一般表达模式 信号赋值符号与数据比较符号 信号传输(赋值)符号 = 赋值符两边的数据类型必须一致 延迟一定时间后完成对