第2章_TMS320C55x的硬件结构-修改祥解.ppt

TMS320C55x的总体结构封装和引脚功能CPU结构CPU寄存器存储空间和I/O空间堆栈操作中断和复位操作第2章TMS320C55x的硬件结构VC5509-A评估板原理框图2.1TMS320C55x的总体结构C55x芯片由CPU、存储空间、片内外设组成不同芯片体系结构相同，具有相同的CPU，片上存储器和外围电路配置有所不同图2-1TMS320VC5509A框图2.1.1C55xCPU内部总线结构内部独立总线:12组程序地址总线（PAB）:1组,24位程序数据总线（PB）:1组,32位数据读地址总线（BAB、CAB、DAB）:3组,24位数据读总线（BB、CB、DB）:3组，16位数据写地址总线（EAB、FAB）:2组，24位数据写总线（EB、FB）:2组,16位。2.1.2C55x的CPU组成指令缓冲单元（I单元）程序流单元（P单元）地址-数据流单元（A单元）数据运算单元（D单元）存储器接口单元（M单元）2.1.3C55x存储器配置存储空间支持的存储器类型特点片内存储空间共有352KB（176K字）;外部存储空间共有16MB（8M字）异步SRAM、EPROM；同步DRAM；同步突发SRAM采用统一的程序/地址空间存储空间;I/O空间与程序/地址空间分开存储器5501550255035506550755095510ROM(KB)32326464646432RAM(KB)326464128128256320表2C55x片内存储器配置2.1.4C55x外设配置模数转换器（ADC）可编程数字锁相环时钟发生器（DPLL）外部存储器接口（EMIF）直接存储器访问控制器（DMA）多通道串行缓冲口（McBSP）10位，用于采集电压、面板旋钮的输入值为VC5509A提供最小时钟，CPU的时钟频率可达200MHz，最小机器周期为5ns可以实现与各种存储器件无缝连接在无CPU涉入的情况下，允许数据在内部存储器和外部存储器、增强型主机接口(EHPI)之间传输为全双工串口，VC5509设有3个McBSP增强型主机接口（EHPI）2个20位的通用定时/计数器8个可配置的通用I/O引脚（GPIO）实时时钟（RealTimeClock，RTC）看门狗定时器（WatchdogTimer）USBI2C总线接口为16位并行接口，用于提供主处理器对DSP上的内部存储器的访问，可被配置成复用或非复用形式提供一个时间参考，并能产生基于时间的报警来中断DSP可以在软件陷入循环有没有受控退出的情况下，防止系统死锁目前VC5506、VC5507、VC5509各提供了1个USB接口2.2C55x的封装和引脚功能不同C55x芯片通常有不同封装为满足不同用途需求，C55x同一个芯片也往往有多种封装本节以TMS320VC5509APGE封装为例讲述引脚配置及功能只给出VC5509APGE引脚的定义和简要描述，详细描述请参考文献[SPRS205J图2-2TMS320VC5509A的封装(a)179脚BGA封装(底视图)(b)144脚PGE封装(顶视图)2.2.1引脚属性表2-1VC5509APGE信号引脚对应图(1)表2-1VC5509APGE信号引脚对应图（2）表2-1VC5509APGE信号引脚对应图（3）表2-1VC5509APGE信号引脚对应图（4）2.2.2引脚信号定义与描述并行总线引脚初始化、中断和复位引脚位输入/输出信号振荡器/时钟信号实时时钟I2C总线McBSP接口USB接口A/D接口测试/仿真引脚电源引脚2.3C55x的CPU结构存储器接口单元（M单元）指令缓冲单元（I单元）程序流单元（P单元）地址数据流单元（A单元）数据计算单元（D单元）内部地址总线与数据总线图2-3C55x的CPU结构框图2.3.1存储器接口单元（M单元）内部数据流、指令流接口管理所有来自CPU、数据空间或I/O空间的数据和指令负责CPU和数据空间以及或CPU和I/O空间的数据传输2.3.2指令缓冲单元（I单元）图2-4I单元结构框图每个机器周期，PB从程序空间传送32位的程序代码至I单元的指令缓冲队列；当CPU准备译码时，6个字节的代码从队列发送到I单元的指令解码器；其能够识别指令边界,译码8、16、24、32、40和48位的指令，决定2条指令是否并行执行，将译码结果和立即数送至P单元、A单元、D单元2.3.3程序流单元（P单元）图2-5P单元结构框图程序地址产生逻辑：产生24位的程序空间取指的地址；可产生顺序地址;也可以I单元的立即数或D单元的寄存器值作为地址程序控制逻辑：接收来自I单元的立即数，并测试来自A单元或D单元的结果从而执行如下动作：测试条件执行指令的条件是否成立，把测试结果送程序地址发生器；当中断被请求或使能时，初始化中断服务程序；控制单一指令重复或块指令重复；管理并行执行的指令