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2016-04-04 发布于河北
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DSP时钟和低功耗模式.pdf

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第4章时钟和低功耗模式片内集成有PLL(锁相环)电路。外接的基准晶体+PLL (锁相环)电路共同组成系统时钟电路。有关引脚： XTAL1/CLKIN：外接的基准晶体到片内振荡器输入引脚；如使用外部振荡器，外部振荡器的输出必须接该脚。 XTAL2：片内PLL振荡器输出引脚； CLKOUT/IOPE0：该脚可作为时钟输出或通用IO脚；可用来输出CPU时钟或看门狗定时器时钟；由系统控制状态寄存器（SCSR1)中的位14决定。当不作时钟输出时，就可作通用I/O。复位时，本脚配置为CLKOUT。 4.1 锁相环（PLL） PLL支持从0.5∼4倍输入时钟频率的乘法因子。 PLL还可控制低功耗操作。 PLL的倍率由系统控制状态寄存器（SCSR1)的位11∼9 来决定。如下表所示。复位时，倍率默认为0.5 。表 PLL倍率选择 CLKPS2 CLKPS1 CLKPS0 倍频系数 0 0 0 4 0 0 1 2 0 1 0 1.33 0 1 1 1 1 0 0 0.8 1 0 1 0.66 1 1 0 0.57 1 1 1 0.5 1.锁相环的时钟模块电路时钟模块电路如图所示。 XTAL1 Cb1 CLKOUT PLL XTAL2 Cb2 F XTAL IN OSC PLLF1 R1 PLL倍率 C2 选择 C1 PLLF2 两种时钟方式：（1）内部时钟：只需外接晶体振荡器（2）外部时钟：把外部时钟接至XTAL1/CLKIN脚 2. 外部滤波器电路回路用来抑制信号的抖动和电磁干扰。电路中存在大量噪声，通过实验来确定滤波器回路元件。 fc＝10MHz VDD PLLVCCA VSS 可选的低通滤波回路