EDA技术概述概述.ppt

硬件描述语言 （HDL : Hard Description Language） VHDL：IEEE标准，系统级抽象描述能力较强； Verilog：IEEE标准，门级开关电路描述能力较强； ABEL：系统级抽象描述能力差，适合于门级电路描述。 Verilog-A, VHDL-A Verilog-AMS, VHDL-AMS 硬件描述语言 硬件描述语言有多种，自二十世纪八十年代后期起，逐步开始推广使用。应用比较普遍的有美国国防部提出的VHDL，Candence公司开发的Verilog HDL，Menter Graphics开发的BLM硬件描述语言，DATA I/O公司开发的ABEL硬件描述语言等。目前已成为国际标准的硬件描述语言只有两种，即VHDL和 Verilog HDL。 VHDL的英文全名是Very high speed integrated circuit Hardware Description Language，即超高速集成电路硬件描述语言，是美国国防部为支持超高速集成电路（Very High Speed Integrated Circuits，简记为VHSIC）项目的研发于二十世纪八十年代初提出的，其目的是为了在各个开发商之间统一设计标准，便于资源共享。1986年，IEEE标准化组织开始审订VHDL，并于1987年12月通过标准审查，宣布实施，即IEEE STD 1076-1987[LRM87]。1993年VHDL作了修订，形成了新的标准，即IEEE STD 1076-1993[LRM93]，本书所采用的VHDL语言即这个标准。 硬件描述语言（续） VerilogHDL最初由Gate Way Design Automatic(GDA)公司的 Phil Moorby首创，1989年Candence公司收购了GDA公司，Verilog HDL遂成为Candence公司EDA工具中的硬件描述语言。1995年，Verilog HDL成为IEEE的标准，即Verilog HDL 1364-1995。Verilog HDL是一种商用硬件描述语言。 VHDL和Verilog HDL都支持从行为级到门级的系统描述，适合于电子系统自顶向下的层次化设计。目前，硬件描述语言正在向模数混合电路设计和系统级描述的方向发展。 Directed / Random Functional Verification Logic Synthesis Design for Testability (Scan Chain, BIST) ATPG DRC Checking and ATPG Formal Verification Formal Verification Formal Verification Place Route (Layout) Physical DRC LVS Pre Layout STA Post Layout STA Gate/Transistor Level Simulation Vera,VCS,Scirocco Design Compiler DFT Compiler PrimeTime Formality Astro TetraMax NanoSim Hercules Golden RTL RTL Synthesis Netlist Scan Netlist Test Pattern Layout Netlist Layout GDSII LSI设计流程以及EDA工具（Tool Chain） SoC设计流程 瀑布式（Water-fall）设计流程 螺旋式（Spiral）设计流程 Specification development System models RTL code Development Functional verification synthesis Timing verification Physical synthesis/ Place and route Physical verification Prototype Build and test System architecture RTL Synthesis Physical Design 瀑布式设计流程 螺旋式设计流程 SYSTEM DESIGN AND VERIFICICATION Physical specification: area, power, clock tree design Timing specification: I/O timing, clock frequency Physical Timing Hardware Software Physical synthesis Final