EDA第三章..pptVIP

也没有很好地相互融合。例如在通信领域中，DSP处理器在基带处理功能方面具有不可替代的优越性，而在典型的软件无线电系统中的宽频处理、高频段的信号处理，包括通信系统结构的开放性、标准化、模块化，以及工作频段收发可变性，调制解调类型，数据格式，加/解密模式，通信协议，总线结构等的可变性，传输格式及通信体制的互通性和可变性等等方面，FPGA无疑将成为主要选择！ 严格地说，现代DSP技术不可能融入传统DSP技术的内容，但反过来却可以，不过仍应属于传统技术范畴，因为其自底向上的设计流程没有改变。 现代DSP技术与传统DSP技术的不同之处主要表现在以下几个方面： 1. 系统工作速度不同 与FPGA相比，DSP处理器最大的劣势之一是处理速度比较慢。尽管在硬件结构上作了大量的改进，如增加硬件乘法累加模块和加入各种专用的加速协处理器等，但其速度瓶颈来自于基于CPU的指令顺序执行的基本工作模式，以及通常使用的多片DSP组合电路和过多的外部接口电路(FPGA通常可以实现单片系统)导致的信号通道过长、过复杂。 下面以FIR数字滤波器的设计为例，对两种DSP解决方案的计算速度作一些比较。 图3-12所示的是用多种途径实现16阶8位FIR数字滤波器在速度和相位线性等方面的综合性能的对比情况。柱面图高度表示相对性能指标，五个柱面分别表示用五种不同器件实现16阶8位FIR滤波器性能的相对指数(以TMS320C2XX系列50 MHz的DSP芯片的综合性能为比较基准)，它们分别是133 MHz的专用CPU、50 MHz的DSP处理器芯片、4个同类50 MHz DSP处理器联合工作的情况和EPF8820A-2与EPF81500A-2的ALTERA的FPGA产品。 图3-12 实现16阶8位FIR滤波器综合性能对比 由图不难看出用FPGA实现滤波器在性能上的明显优势。以FPGA器件EPF81500A-2实现的数字滤波器的综合性能是普通DSP器件的67倍多。 以下再以目前完成乘法累加速度最快的TI的C6X系列DSP处理器、最常用的DSP处理器和FPGA完成同一算法(即8位224阶FIR滤波器)进行比较见表1-1。 表1-1 FPGA与DSP处理器运算速度的比较 功能实现资源需求 TI TMS320C5402 TI TMS320C6414 ALTERA FPGA EP1S120 阶数 224 224 224 乘法累加器数 1 8(最大) 224(28个DSP模块) 内部时钟速度 100?MHz 600?MHz 250?MHz 算出结果的时钟周期数 224 28 1 每秒乘加运算次数 0.1 GMACs 4.8 GMACs 56 GMACs 由表1-1可见，EP1S20型的FPGA的乘加速度最快，每秒为56千兆个MAC操作，是TMS320C6414的12倍，TMS320C5402的560倍。而这时FPGA中采用的内部时钟速度还不到TMS320C6414的1/2。 此外还应看到两点： (1) TMS320C6414和TMS320C5402中的MAC模块的极限分别是8和1，而EP1S120中的224个类似于MAC的DSP模块数却非极限，因为FPGA中有数以万计的逻辑宏单元LCs可供随意组合成各种类型的硬件电路功能模块。 (2) TMS320C6414与EP1S120的单片售价相当，但在实用DSP系统中，单片C6X几乎无法完成实际的运算任务，而FPGA 却常能构成单片系统。 从表1-1的比较结果不难推知，DSP处理器在诸如实时控制、实时编/译码、实时图像识别/处理、实时通信、实时跳频、实时传输等实时操作领域较难有所作为。 值得注意的是，处理器TMS320C5402是目前国内绝大多数DSP实验室中的主流器件。 2. 设计流程不同 在上一节中已对两种解决方案的设计流程作了说明。比较图1-3和图1-7，不难发现两种设计流程恰好相反，前者是自底向上的设计流程，后者是自顶向下的设计流程。 在图1-3的流程中，由于必须首先完成硬件系统的设计，以供仿真调试之用，然而在没有进行任何有效的系统可行性评估、硬件电路测试和实时仿真的情况下，就不得不首先确定DSP器件的型号、系统电路原理图及系统板的