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DSP芯片结构的特点 1、哈佛结构 将程序和数据存储在不同的存储空间，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址，独立访问。 2、DSP芯片广泛采用流水线以减少指令执行时间，从而增强了处理器的处理能力。 3、在DSP内部采用了多总线结构，这样可以保证在一个机器周期内可以多次访问程序空间和数据空间。 三组数据总线（CB，DB和EB）连接各种元器件，如CPU、数据地址产生逻辑、程序地址产生逻辑，片内外设和数据存储器。CB和DB总线传送从数据存储器读出的操作数。EB总线传送写入到数据存储器的数据。 四组数据总线（PAB，CAB，DAB和EAB）传送执行指令所需要的地址。 4、 DSP内部一般都包括有多个处理单元，如算术逻辑运算单元（ALU）、辅助寄存器运算单元（ARAU）、累加器（ACC）以及硬件乘法器（MUL）等。 它们可以在一个指令周期内同时进行运算。例如，当执行一次乘法和累加的同时，辅助寄存器单元已经完成了下一个地址的寻址工作，为下一次乘法和累加运算做好了充分的准备。 TMS320C54x DSP芯片的CPU结构 1. 算术逻辑运算单元： ALU的输入： 16位的立即数（来源于移位寄存器的输出）、从数据存储器读出的16位字、暂存器T中的16位字、从数据存储器读出的2个16位字、从数据存储器读出的32位字、来源于累加器A累加器B输出的40位字数据。 ALU的输出：ALU的输出为40位，被送往累加器A或B。 2. 累加器A和B： 累加器A和B都可以配置成乘法器/加法器或ALU的目的寄存器。 累加器Ａ和Ｂ的差别仅在于累加器Ａ的31~16位可以用作乘法器的一个输入。 3．桶形移位器： 40位桶形移位器的输入端接至DB（取得16位输入数据），或DB和CB（取得32位输入数据），或40位累加器A或B。其输出接至ALU的一个输入端或数据存储器（EB）。 4．乘法器/加法器： CPU有一个17位×17位的硬件乘法器，它与一个40位专用加法器相连。 乘法器有两个输入：一个数据来自暂存器（TREG）、累加器A的位32~16、以及由DB总线传送过来的数据存储器操作数；另一个输入端来自累加器A的位32~16、由DB总线和CB总线传送过来的数据存储器操作数以及由PB总线传送过来的程序存储器操作数。 乘法器的输出加到加法器的输入端XA，累加器A或B则是加法器的另一个输入。最后结果送往目的累加器A或B。 5．比较、选择和存储单元： 比较、选择和存储单元（CSSU）是专为Viterbi型蝶形算法设计的进行加法/比较/选择（ACS）运算的硬件单元。 6．指数编码器： 指数编码器也是一个专用硬件。有了它，可以在单个周期内执行EXP指令，求得累加器中数的指数值，并以二进制补码形式存放到T寄存器中，范围为8至31位。累加器的指数值=冗余符号位-8，也就是为消去多余符号位而将累加器中的数值左移的位数。当累加器数值超过32位时，指数是个负值。 7．CPU状态和控制寄存器： C54x有3个状态和控制寄存器： 状态寄存器0(ST0)和状态寄存器1(ST1): 包含有各种工作条件和工作方式的状态。 处理器工作方式状态寄存器（PMST）： 包含存储器的设置状态及其它控制信息。 TMS320C54x DSP芯片的存储器结构 C54的总存储空间为192K字，分成3个可选择的存储空间： 64K字的程序存储空间 64K字的数据存储空间 64K字的I/O空间 C54x还有26个CPU寄存器和外设寄存器。它们映射在数据存储空间（内存映射寄存器MMR）。 （1）辅助寄存器（AR0~AR7） 产生16位数据地址，也可以用来作通用寄存器和计数器。 （2）暂存器（TREG） 为乘法指令和乘/累加指令存放一个乘数。 （3）过渡寄存器（TRN） 是一个16位寄存器，为得到一个新的度量值存放中间结果。 （4）堆栈指针寄存器（SP） 存放栈顶地址的16位寄存器，SP总指向压入顶地的最后一个数据。 （5）循环缓冲寄存器（BK） 由ARAU用来在循环寻址中确定数据块的大小。 （6）块循环寄存器（BRC、RSA、REA）、块循环计数器（BRC） 在循环时确定一块代码所需要的循环次数（BRC）、块循环开始地址（RSA）、块循环结束地址（REA） （7）中断寄存器（IMR、IFR） 中断屏蔽寄存器（IMR）在