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SPI协议翻译 专有名词 简介 图1-1概述了SPI的基本架构。SPI的主要组成部分状态、控制盒数据寄存器，移位逻辑，波特率发生器，主从控制逻辑和端口控制逻辑。 图1-1 概述 SPI模块允许在MCU和外设之间进行双工，同步，串行通信。软件可投票决定SPI的状态标志或者说SPI的操作可以被中断。 特性 SPI包含这些特性： 主模式和从模式 双向模式 从选择输出 CPU的模式错误标志中断能力 双缓冲数据寄存器 串行时钟的极性和相位可编程 SPI在等待模式期间的操作控制 各种模式的操作 SPI有三种工作模式，运行，等待和停止模式。 运行模式 这个是基本运行模式 等待模式 SPI运行在等待模式的时候是一个可配置的低功耗的模式，被SPICR2中的SPISWAI位控制。在等待模式下，如果SPIWAI位是清0的，SPI就像运行在运行模式下一样。如果SPIWAI位是置位的，SPI就会进入功率保持状态，SP的时钟产生被关闭。如果SPI被配置成一个主机，任何传输都被停止，但是当CPU进入运行模式的时候将重新开始。如果SP被配置成一个从机，接收和传输一个byte继续，所以从机一直与主机保持同步。 停止模式 SPI在这个模式下为了减少功耗是的。如果SP被配置成一个主机，任何传输都会被停止，当CPU进入运行模式后会继续。如果SPI被配置成一个从机，接收和传输一个byte继续，所以从机一直保持与主机同步。 这些只是高层面上的说明，详细的模式操作说明被包含在4.8低功耗模式设置。 外部信号说明 2.1概述 本节列出的名称和端口包括所有输入和输出，或者，芯片连接。SPI模块有4个外引脚。 2.2 详细的信号的描述 2.2.1 MOSI 当SPI被配置成主机时这个引脚被用于传输数据，被配置成从机的时候这个引脚被用于接收数据。 2.2.2 MISO 当SPI被配置成从机时这个引脚被用于传输数据，被配置成主机的时候这个引脚被用于接收数据。 2.2.3 这个引脚是用来从SPI主模块输出选择信号到另一个外设与一个数据传输发生时，其配置为主机和当SPI配置为从机其作为输入接收从选择信号。 2.2.4 SCK 这个引脚是主机的时钟输出，在从机这个引脚用于接收主机发来的时钟信号。 第三章、存储器分布图/寄存器定义 这章提供一个对于SPI的地址空间和寄存器使用的详细说明。 SPI的内存映射在表3-1中。该地址每个寄存器基址和偏移地址。基地址在SOC定义和偏移地址是在模块级别的定义。读取该保留返回零点和写入保留位没有影响。 表3-1模块地址映射 注释： 不能对某些位进行改写。 对这个寄存器的写操作会被忽略。 从这个寄存器读数据将全部返回0. 3.1 寄存器说明 本章包含对寄存器按地址顺序的说明。每个说明都包含一个标准寄存器图表和相关图号。寄存器的每一位的详细说明和功能介绍就在寄存器图表之后，按每个位的编号顺序排列。 3.1.1 SPI控制寄存器1 图3-1SPI控制寄存器1 读：任何时间 写：任何时间 SPIE—SPI中断使能位（SPI Interrupt Enable Bit） 当SPIf或者MODF状态标志是置位时，这个位控制SPI中断请求。 1=SPI 允许被中断。 0=SPI不允许被中断。 SPE—SPI系统使能位（SPI System Enable Bit） 这个位为SPI系统使能控制和用于SPI系统功能的SPI端口引脚。如果SPE是被清0的，SPI被禁用并强制进入idle状态，SPISR寄存器中断状态位被清0； 1=SPI 可用，端口引脚用于SPI功能。 0=SPI被禁用（低功耗）。 SPTIE—SPI传输中断使能（SPI Transmit Interrupt Enable） 如果SPTEF标志是置位的时候，这个位控制SPI传输中断。 1=SPTEF中断启用。 0=SPTEF中断被禁用。 MSTR—SPI主从模式选择位（SPI Master/Slave Mode Select Bit） 这个位选择SPI工作在主模式还是从模式。让SPI从主模式转换到从模式或者反过来也可以强制SPI系统进入idle状态。 1=SPI工作在主模式。 0=SPI工作在从模式。 CPOL—SPI时钟极性控制位(SPI Clock Polarity Bit) 这一位选择一个反向或者不反向的SPI时钟。为了在多个SPI模块之间传输数据，SPI模块必须有完全相同的CPOL标准。在主模式，这个位的变化将中止一个传输的进行且强制SPi系统进入idle状态。 1=低电平时钟有效，在idle状态SCK是高电平。 0=高电平时钟有效，在idle状态SCK是低电平。 CP