第三十讲单粒子效应与辐射测试.pptVIP

静态存储器是在静态触发器的基础上附加门控管而构成的，它是靠触发器的自保存功能存储数据的。左图显示了由6只N沟道增强型MOS管组成的静态存储单元。T1~T4组成基本的RS触发器，用以记忆1位的二值代码。T5和T6是门控管，用作开关使用。右图显示了使用CMOS工艺制成的SRAM的基本存储单元。 * 静态存储器是在静态触发器的基础上附加门控管而构成的，它是靠触发器的自保存功能存储数据的。左图显示了由6只N沟道增强型MOS管组成的静态存储单元。T1~T4组成基本的RS触发器，用以记忆1位的二值代码。T5和T6是门控管，用作开关使用。右图显示了使用CMOS工艺制成的SRAM的基本存储单元。 * RAM的动态存储单元是利用MOS管栅极电容可以存储电荷的原理制成的。由于存储单元的结构能够做得非常简单，因此在大容量、高集成度的RAM中得到了普遍的应用。但由于栅极电容很小（通常为几pf）及漏电流的存在，所以电荷保存的时间有限。为及时补充漏掉的电荷以避免存储信号的丢失，必须定时给栅极电容补充电荷，及所谓的刷新。这也是DRAM名称的由来。 * 上图显示了CMOS SRAM单元内的单粒子扰动灵敏区和扰动离子径迹。图中灵敏区为p沟晶体管的源区和n沟晶体管的漏区。每个结面积周围都存在空间电荷耗尽区(忽略了高掺杂N+和P+区的耗尽区)。高能离子径迹A和D通过P+和N+区中心,可以从耗尽区和由电荷聚集效应收集瞬态电荷;而离子径迹B和C只通过耗尽区,由于离子径迹与高掺杂的P+和N+区距离的增加,则电荷的聚集效应降低,主要考虑耗尽区内的收集电荷。试验观测到,最灵敏的 离子径迹在耗尽区内,又正好为N+漏区边缘和P+源区边缘。这样的离子径迹可从整个纵向结和侧墙结以及由电荷聚集效应收集电荷。从P阱结耗尽区收集的电荷并不对单粒子扰动产生影响。在n沟晶体管通导时,离子径迹的等离子体通过P阱连接N+扩散区和外延层,形成离子分流通路,这时,离子径迹将不能引起单粒子扰动。 * 上图显示了CMOS SRAM用Br（溴）和Fe离子试验得到的单粒子扰动模型验证数据。试验结果表明:在CMOS SRAM存贮单元中最灵敏的区域是p沟晶体管的P+源区AP。在近40 MeV离子注入下,开始产生单粒子扰动,即能量阈值Eth=40 MeV。随着离子能量增加,接下来的灵敏区域是P+源区的耗尽区。此时,灵敏区的P+源区的面积加上耗尽区面积,即图中的A′p。当离子能量超过60MeV,n沟晶体管截止状态漏区收集的电荷超过产生单粒子扰动的临界电荷,引起扰动,它的饱和截面为A′p+A′n。其中A′n为n沟晶体管的N+漏区面积加上耗尽区面积。粒子能量超过100 MeV,将引起通导的n沟晶体管产生单粒子扰动,它的饱和截面为A′p+A′n+An,其中An为N+源区面积。 * CMOS器件除了单粒子扰动外,单个重核离子还能引起闭锁。CMOS器件固有pnpn 4层结构,右图示出了P阱CMOS反相器截面和寄生的pnpn结构等效线路。图中p沟晶体管的P+-n衬底-P阱-n沟晶体管的源区N+,即为寄生的4层结构。它的等效线路分别由寄生的npn和pnp晶体管以及衬底电阻Rs和P阱电阻Rw组成。 在稳态和瞬态触发条件下,假如使P阱电阻Rw上产生的压降等于或大于寄生的npn晶体管基极-发射极结的正向压降,从而引起npn晶体管通导。npn晶体管一旦通导,就将有电流流过Rs电阻。如Rs上的压降大于pnp晶体管基极-发射极结正向压降,将引起pnp晶体管通导。pnp晶体管通导又增加了Rw电阻上的电流Iw,使得npn晶体管进一步通导。如此循环,最终导致寄生的npn和pnp晶体管饱和,从而使CMOS反相器产生闭锁。 只有高能离子通过P阱-n衬底结的耗尽区,才有可能引起CMOS器件产生闭锁。 * 图中有3条单粒子注入通路。其中通路1没有通过P阱结耗尽区,只能引起单粒子扰动,引起闭锁较为困难。通路2只通过P阱结的耗尽区,这种通路最容易引起单粒子闭锁。通路3通过P阱结和N+发射结,由于N+发射结收集的电荷产生的电流恰好与P阱耗尽区产生的电流相反,与通路2相比,产生闭锁需要较高的阈值。 * * * 结型场效应管的结构 近代信息处理 课件 * MOSFET的结构 近代信息处理 课件 * PMOS与CMOS结构 近代信息处理 课件 * MOS管基本工作原理 近代信息处理 课件 * 导电沟道的形成 D, S短路，G, S上加正向电压 （VDS=0; VGS0） ? 栅极与P型衬底之间象一个平行板电容器。 ? 绝缘层两边，栅极感应正电荷，P型一边 感应负电荷。 ? 负电荷一开始会与P型中的空穴（多子） 中和，形成耗尽层。所以，当VGS较小 时，没有电流。 ? 当 VGS VGS（th）时，除了耗尽层外，负 电荷（P区的少数