毕业设计（论文）-基于硬件描述语言的四位加减法器设计.doc

编号： 　　　 本科毕业设计（论文） 基于硬件描述语言的四位加减法器设计 Design of a four bit adder-subtracter based on hardware description language  诚 信 承 诺 我谨在此承诺：本人所写的毕业论文《基于硬件描述语言的四位加减法器设计》均系本人独立完成，没有抄袭行为，凡涉及其他作者的观点和材料，均作了注释，若有不实，后果由本人承担。 承诺人（签名）： 2015年4月19日 摘 要 【摘要】本设计为四位加减法器，使用基本的逻辑门（与门、或门、异或门、与非门等）组成一个完整的电路，实行四位加减法的运算。 本设计用硬件描述语言VHDL来设计程序，在Modelsim工具软件下，运用数据流描述基本逻辑门，采用层次化结构组织完整电路，将逻辑门组合成一个半加器，由半加器组合成一个一位全加器，再通过串行的方式将4个一位全加器级联起来，最后利用一位可选择异或信号位，实现四位二进制数的加减法功能。 【关键词】 四位加减法器；硬件描述语言；VHDL；基本逻辑门；串行进位 Abstract 【ABSTRACT】The design for the four bit adder-subtractor using basic logic gates (AND, OR, XOR, NAND gates, etc.) to form a complete circuit, the implementation of the four operations of addition and subtraction. The design of hardware description language VHDL to design the program, under the Modelsim software tools, the use of the data stream to describe the basic logic gates, using the hierarchical structure of the organization complete the circuit, the combinational logic gates into a half adder, a combination of half-adder into a one full adder, and then through a serial manner four a full adder cascade together to produce .Finally, using a choose the XOR signal, addition and subtraction functions to achieve the four binary numbers. 【KEYWORDS】four bit adder-subtractor; hardware description language; VHDL; basic logic gates; serial carry目 录 1 绪论 1 1.1 选题背景 1 1.1.2 课题相关技术的发展 1 1.1.3 课题研究的必要性 2 1.2 课题研究的内容 2 2 VHDL简介 3 2.1 VHDL描述 3 2.1.1 VHDL与FPGA的关联 3 2.2 VHDL程序基本结构 4 2.3 VHDL程序设计流程 4 2.4 VHDL的描述方式 6 2.4.1 行为描述 6 2.4.2 结构描述 6 2.4.3 数据流描述 7 2.5 VHDL语言的优势 8 2.6 VHDL的测试验证文件Testbench 8 3 四位加减法器的设计 10 3.1 用与门、或门、异或门来设计一位全加器 11 3.1.1 与门的设计 11 3.1.2 或门的设计 11 3.1.3 异或门的设计 12 3.1.4 半加器的设计 12 3.1.5 一位全加器的设计 13 3.2 用与非门、异或门来设计一位全加器 14 3.2.1 与非门的设计 14 3.2.2 一位全加器的设计 15 3.3 用与非门来设计一位全加器 15 3.3.1 半加器的设计 16 3.3.2 一位全加器的设计 16 3.4 三种一位全加器设计方法的分析 17 3.5 四位加法器的设计 17 3.6 四位加减法器的设计 18 4 实验的分析 19 4.1 测试程序 19 4.2 测试的实验波形 20 4