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第4章 时序电路Verilog设计 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.1 基本时序元件的Verilog表述 4.2 二进制计数器及其Verilog表述 4.2 二进制计数器及其Verilog表述 4.2 二进制计数器及其Verilog表述 4.2 二进制计数器及其Verilog表述 4.2 二进制计数器及其Verilog表述 4.3 移位寄存器的Verilog表述与设计 4.3 移位寄存器的Verilog表述与设计 4.3 移位寄存器的Verilog表述与设计 4.3 移位寄存器的Verilog表述与设计 4.4 时序电路硬件设计与仿真示例 4.4 时序电路硬件设计与仿真示例 4.5 SignalTap II的使用方法 4.5 SignalTap II的使用方法 4.5 SignalTap II的使用方法 4.5 SignalTap II的使用方法 4.5 SignalTap II的使用方法 习 题 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 EDA实验 4-2 十六进制7段数码显示译码器设计 4-3 数码扫描显示电路设计 4-4 模可控计数器设计 4-5 移位寄存器设计 4-6 串行静态显示控制电路设计 4-7 应用宏模块设计频率计 4-7 应用宏模块设计频率计 4-7 应用宏模块设计频率计 4-7 应用宏模块设计频率计 4-7 应用宏模块设计频率计 4-7 应用宏模块设计频率计 * * 4.1.1 基本D触发器单元及其Verilog表述 4.1.2 用UDP表述D触发器 4.1.3 含异步复位和时钟使能的D触发器及其Verilog表述 4.1.4 含同步复位控制逻辑的D触发器及其Verilog表述 4.1.4 含同步复位控制逻辑的D触发器及其Verilog表述 4.1.5 基本锁存器及其Verilog表述 4.1.6 含清0控制的锁存器及其Verilog表述 4.1.6 含清0控制的锁存器及其Verilog表述 4.1.7 异步时序电路的Verilog表述特点 4.1.8 时钟过程表述的特点和规律 × 4.1.8 时钟过程表述的特点和规律 4.2.1 简单加法计数器及其Verilog表述 4.2.1 简单加法计数器及其Verilog表述 4.2.2 实用加法计数器设计 4.2.2 实用加法计数器设计 4.2.2 实用加法计数器设计 4.3.1 含同步预置功能的移位寄存器设计 4.3.2 模式可控的移位寄存器设计 4.3.2 模式可控的移位寄存器设计 4.3.3 使用移位操作符设计移位寄存器 4-1 数字计数器设计实验 *