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实验七　verilog HDL设计初步3 学习按位逻辑操作符的使用 学习使用等式操作符 学习使用wire定义网线型变量 熟悉EDA实验仪器 实验目的： 　　4选1数据选择器也可以用课本P36的例2－5的语句来实现。 实验内容： 1、按位逻辑操作符的使用 　　语句中“＆”及“｜”都是verilog中的按位逻辑操作符。请仔细阅读课本P36表2－1，掌握按位逻辑操作符的使用方法。 实验内容： 2、等式操作符的使用 　　语句中“＝＝”是等式操作符，等式成立，则为1，不成立则为0。如在第一条语句中，如SEL等于2位宽的10进制数0，则AT的赋于1，否则赋于0。请仔细阅读课本P37表2－2，掌握等式操作符的使用方法。 实验内容： 3、wire定义网线型变量 　　端口默认为wire型,用assign语句赋值的变量必须定义为网线型。 实验内容： 　　格式1： 　　　　wire　变量名1，变量名2，……变量名n； 　　　 例如： wire a,b； //定义了两个wire型变量a和b 　　语句中使用wire定义了网线型变量。 3、wire定义网线型变量 实验内容： 　　格式2： wire [msb:lsb] 变量名1，变量名2，……变量名n；　　　 wire[7:0] databus； //databus的宽度是8位 wire[19:0] addrbus； //addrbus的宽度是20位 　　1、下图为一位全加法器，请利用verilog设计。仿真验证后下载到实验仪器上，成功后请举手请教师验收。 练习与设计： 　　2、 请用Verilog设计一4位加法器，仿真验证后下载到实验仪器上，成功后请举手请教师验收。 练习与设计： 实验作业： 　　　将自己创建的工程项目目录压缩，压缩文件以自己的学号＿7命名，如1886090106_7.rar。离开实验室前请务必将此文件拷贝到教师指定的电脑文件夹下面。 课外作业： 　　　请仔阅读课本P36～37内容。