直接数字频率合成器(DDS)与其FPGA实现.pptVIP

本文观看结束！！！ 直接数字频率合成器(DDS)及其FPGA实现 DDS算法原理 在参考时钟的驱动下，相位累加器对频率控制字进行线性累加，得到的相位码对波形存储器寻址，使之输出相应的条幅码，经过D/A转换得到相应的阶梯波，最后再使用低通滤波器对其进行平滑处理，得到所需频率的平滑连续的波形。 采用的工具 软件： Quartus Ⅱ 9.0 MATLAB 6.5 硬件： SF-EP1C FPGA 开 发板（芯片为： Altera, cyclone系列 EP1C3T144 原理图 原理图说明 锁相环：直接调用IPcore实现，将晶振提供的25MHZ时钟信号倍频到275MHZ作为系统工作时钟。 频率控制字：产生频率控制，此模块是为了方便后面的硬件测试而设计的。 相位累加器：根据频率控制字产生查找表的地址，查找表根据这个地址输出数据。 正弦查找表：此模块是直接调用ROM的IPcore实现的，用于存放正弦波形的100个采样点。采样点可以用MATLAB直接产生。 方波查找表：和正弦查找表一样，只是里面只存了0,1两种数据 正弦查找表 方波查找表 本次设计的频率计算方法 本次设计的频率控制字有两个：fq_control,fq_control_cnt。 fq_control为查找表的步进，当fq_control_cnt计数满足后，查找地址就加上fq_control。 频率计算公式： fDDS= fclk÷[(100÷fq_control)×(fq_control_cnt+1)] 取fclk =275MHZ 100表示的是100个正弦采样点 开发板工作频率声明 由于开发板的芯片为cyclone系列器件，工作频率最高只有275MHZ， 根据采样定理， fDDS= fclk/2，一般情况下fDDS只能到达fclk 的40%左右，即这个器件最高能产生110MHZ左右的时钟频率。至于产生0.2HZ的时钟频率，本次设计是可以完成的。 功能仿真 clk为晶振时钟周期40ns即25MHZ。 clk_4为锁相环11倍频后 的电路工作时钟（275MHZ）。 q 输出正弦查找表的值。 q01输出方波查找表的值。 根据公式计算 ，DDS频率为2.75MHZ。 由于篇幅限制，这里只取了几种代表性的时钟频率：16.5MHZ,28.27MHZ,44MHZ,57.75MHZ，根据q01可以观察到频率的变化。 频率为：85.25MHZ,99MHZ 硬件测试 将代码下载到开发板，用QuartusⅡ自带的SignalTap逻辑分析仪进行测试。 下面演示的是0.2HZ频率的波形，可以观察其中一点的变化，大概5S回到原来的位置。 提高DDS时钟频率的方法介绍 改进FPGA内部的算法 ①制约DDS频率的一个“瓶颈”就是加法器，本次设计中采用的是两个数直接相加，当频率超过300MHZ，加法器的运算就不准确了。如果使用“流水加法器”用面积换取速度，加法器的速度应该会得到改善。 ②采用联合查表的方式，因为本次设计的程序一个时钟周期只能查找一个正弦采样点。但如果使用两个模块同时查表，协调好查表顺序，一个时钟周期可以查找两个值，最后使用一个并串转换就可以提高DDS的频率。类似于采用多个AD对信号进行联合采样。 使用外部器件提高DDS频率 ①广泛采用的方法是DDS+PLL的方式，用锁相环对DDS信号进行倍频处理。本次设计之所以没有采用FPGA内部的锁相环对输出的DDS信号倍频是因为FPGA器件不支持这种做法。它内部的锁相环只能有两种连接方式：一，专用时钟引脚；二，来之内部另外一个PLL的输出。 ②使用混频器对DDS输出信号进行频率的抬升 混频过后，通过LC振荡电路取出 fDDS + f本地晶振 就实现的频率的抬升，也可以根据实际需要取出其它的频率分量。 谢 谢 欣 赏！