Verilog逻辑设计实例系列三.pptVIP

例2.1 下图所示的5输入与或非门（AOI）电路可用一个单个的连续赋值语句来描述，该语句是通过输入运算来产生的电路输出，如下所示： … assign y_out = ~((x_in1 x_in2) | (x_in3 x_in4 x_in5)); … 例2.2 一个5输入的AOI电路可被修改成具有一个附加输入enable和一个三态输出门的结构形式，其程序如下所示： … assign y_out = enable ? ~((x_in1 x_in2) | (x_in3 x_in4 x_in5)):1’bz … 注意：连续赋值语句是一个等效的门级原理或基本门的网表所描述的固有的、抽象的、紧凑的表示形式。 作为wire的定义部分，连续赋值语句也能被隐式地、高效地书写成没有关键字assign的形式 … wire y_out = enable ? ~((x_in1 x_in2) | (x_in3 x_in4 x_in5)):1’bz … 由以上一些例子可以看出，连续赋值语句用内置的Verilog运算符来表示信号值是如何抽象形成的。每一种操作都有一个门级对应电路，所以这些表达式很容易被综合成物理电路。 接下来研究数字电路设计中，具有对电平边沿敏感的硬件是如何描述的。 例2.3 触发器的复位动作可能是异步的。下面asynch_df_dehav所模拟的功能对时钟的上升沿敏感，而且也对reset和set的下降沿敏感(reset优先) 。 module asunch_df_behav (q,q_bar,data,set,clk,reset); inout data,set, reset,clk; output q,q_bar; reg q; assign q_bar = ~q; always @ (negedge set or negedge reset or posedge clk) begin if (reset == 0) q = 0; else if (set == 0) q = 1; else q = data; end endmodule 例 2.4 通过周期性行为利用tr_latch描述文件可对透明锁存器进行模拟，该周期性行为的电平敏感事件控制表达式对enable的变化或者data的变化是敏感的。 module tr_latch (q_out,enable,data); output q_out； input enable,data; reg q_out; always @ (enable or data) begin if (enable) q_out = data; end endmodule 例 2.5 在compare_2_RTL中，无论数据通道的哪一位在任何时间发生变化，电平敏感的周期性行为都将不断进行，不断更新它的输出。 module compare_2_RTL(A_gt_B,A_lt_B,A_eq_B, A1,A0,B1,B0); input A1,A0,B1,B0; output A_gt_B,A_lt_B,A_eq_B; reg A_gt_B,A_lt_B,A_eq_B； always @ (A1 or A0 or B1 or B0) begin A_lt_B = ({A1,A0} {B1,B0}); A_gt_B = ({A1,A0} {B1,B0}); A_eq_B = ({A1,A0} == {B1,B0}); end endmodule 上例中赋值操作符就是普通过程赋值操作符（=），因而语句是按照排列顺序依次进行的，并在任一语句执行后、下一个语句执行前即进行值的存储。因为上例中三条过程语句的左变量之间不存在数据的依赖关系，因而语句的排列次序不会对结果产生影响。但是这种情况不会经常出现。 例 2.6 下图所示的是移位寄存器。 例 2.6 前页