开题报告浮点乘法器.docVIP

河南科技大学毕业设计（论文）开题报告 （学生填表） 学院：电子信息工程学院 2011 年 3 月 18日 课题名称 基于FPGA的浮点运算器IP核的设计与实现 学生姓名 专业班级 电信科074 课题类型 硬件设计 指导教师 栗素娟 职称 讲师 课题来源 其它 1. 设计（或研究）的依据与意义 21世纪是信息化的时代，信息产业已经成为衡量一个国家经济科技实力的重要标志，集成电路则是信息技术与信息产业的基础，是电子信息产业的命脉。自1971年Intel公司第一块4位处理器芯片面以来，微处理器的性能遵照摩尔定律按照每18个月翻一番的速度不断提高。而随着技术的发展，在国民经济生产的各个领域，越来越需要更高性能的处理器对大量的数据进行处理，且对数据计算精度和实时性要求更高。 由于这些数据大部分为实数，因此对浮点数据的处理能力就被提上了日程。事实上，浮点处理器能力已经成为衡量微处理器性能的主要指标之一。乘法器完成一次乘法操作的周期基本上决定了微处理器的主频因此高性能的乘法器是现代微处理器中的重要部件。 高性能的浮点运算单元不仅仅可以适用于复杂的数学计算、科学应用和工程设计，随着多媒体技术的蓬勃发展，浮点运算单元的应用范围越来越广泛，它已经走入了千家万户，用来解决复杂的数字图像处理，移动物体模型的建立，三维动画设计与演示等等。 浮点数的运算也是数字信号处理的最基本的运算，浮点数具备动态范围大的特点。随着FPGA的出现以及EDA技术的成熟，采用FPGA实现数字信号处理的方法已经显示出巨大的潜力，近年来，高密度可编程器件FPGA的集成度、速度不断提高，设计手段更加完善。Xilinx公司的XC4000系列和Altera公司的FLEX10K系列都提供了5万门以上，超过100 MHz工作频率以及多达500个管脚的FPGA产品，可以按照用户的要求设计出有多附加功能的专用DSP代替品。 因此本设计的初衷就是利用FPGA在线可编程能力的优点，设计一个浮点乘法器，克服专用处理器灵活性方面的不足，同时兼备了高速和低成本的优点。 2. 3. 课题设计（或研究）的内容 本次内容是针对IEEE754 单精度浮点数据格式进行的浮点乘法器设计，即将输入的两个浮点数用IEEE754标准表示，利用Quartus软件进行在线编程调试，并下载到FPGA芯片中，验证输出结果的正确性，并进行规格化处理，以及同软件方法的时间进行比较，最后将该段代码设计成IP软核以及画出其相应的版图。4. 设计（或研究）方法 IEEE754单精度浮点格为32位。32 位浮点数据格式：A = (- 1) S ×M ×2E-127。 乘法器运算操作分4步进行 (1) 判断输入的2个数据是否为0，若有1个为0则最终乘法结果为0。 (2) 将2个输入数据的符号位异或得到最终结果符号，送入符号位寄存器。 (3) 将2个输入数据的低23位(尾数部分)首位补“1”后送入24位定点乘法器。 (4) 将2个输人数据的指数部分相加，得到的结果送人指数部分寄存器。 定点乘法器的输入是2个24位的定点数(尾数扩充隐含位“1”)，输出的48位结果送入规格化电路。规格化电路是将最终结果再规格化为IEEE 754单精度浮点格式。送入定点乘法器的处理后尾数部分都是1.f，所以2个数相乘一定小于4，输出结果小数点前应有2 bit。若输出结果最高位为“1”，则将结果的最高2位和低23位去掉，剩下的23位作为最终结果的尾数部分。指数部分寄存器结果减去127再加1作为最终结果的指数部分。若最高位为“0”，则将乘积的最高位和低24位去掉，剩下的23 bit作为最终结果的尾数部分。指数部分寄存器输出结果减去127作为最终结果的指数部分。5. 实施计划 第 4－ 5周：查阅资料，写开题报告 第 6— 8周：掌握基本原理，完成原理图设计 第 9－13周：编写程序，完成功能仿真 第14－16周：撰写设计说明书（论文） 第17周：论文答辩 指导教师意见 指导教师签字： 年 月 日 系意见 系主任签字： 年 月 日