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计算机体系结构——大作业 流水线和存储系统硬件结构设计 组织：1组/班 环境：Modelsim模拟器、ISE集成开发工具 任务：采用Verilog语言设计具有简单Cache、存控接口等的多级流水线结构，支持基本指令集的运行，在模拟器上模拟出正确运行结构，并利用ISE环境进行综合，得出性能和代价分析 步骤： 确定多级流水线整体结构方案 确定两级存储子系统结构方案 确定基本指令集，错误检测点和结果观察方法 编码 利用ModelSim功能模拟 综合及布局布线，得出性能和代价分析 要求： 设计能正确执行相应指令集，能正确匹配存储模块进行访存，能正确运行简单应用程序的硬件结构。 效果： 及格：分组设计具有多段流水的指控结构，或具有两级 层次的存储子系统结构，得出正确模拟结果。 较好：分组完成综合流水线结构，进行简单性能分析。 优秀：分组完成综合流水线结构，解决主要相关，进行 全面性价分析。 基本指令集 ADD（加） LOAD（读存储器） STORE（写存储器） 扩展 BREQ（分支） Mul（乘法） 设计建议结构 具有简单ALU、5级流水的DLX结构，初步设计均用暂停解决相关问题。 具有简单的直接映像Cache，块大小和Cache容量可自定。 构成Cache数据体、Tag体的存储器模块接口如下： CLK：存储器访问同步时钟； CS：模块使能，在读或写时均需变低； WR：写使能，写存储器是需为低； Addr[n-1:0]：读写地址，n值由容量决定； Din[m-1:0]: 写入数据，m值由存储器字长决定； Dout[m-1:0]: 读出数据，m值由存储器字长决定； 存储器访问时序 * *