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(5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。 用EAB构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写脉冲电路 输出宽度8,4,2,1 数据宽度8,4,2,1 地址宽度 8,9,10,11 写使能 输入时钟 EAB的大小灵活可变 通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器 EAB 的字长是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 EAB 可以用来实现乘法器 VS 非流水线结构,使用35个 LE,速度为 34 MHz 流水线结构速度为100 MHz, EAB 8 8 90 MHz 用EAB实现的流水线乘法器操作速度可达 90 MHz! 实例: 4x4 乘法器 + (6 LE) + (6 LE) + (7 LE) 8 LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE FPGA/CPLD多电压兼容系统 内核电压 3.3V、 2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入 输出电位 标准 Vccio FPGA与CPLD的配置与编程方案 * FPGA／CPLD结构与应用 FPGA - Field Programmable Gate Array （现场可编程门阵列） CPLD - Complex Programmable Logic Device （复杂可编程逻辑器件） 简单PLD原理 电路符号表示 常用逻辑门符号与现有国标符号的对照 电路符号表示 PLD的互补缓冲器 PLD的互补输入 PLD中与阵列表示 PLD中或阵列的表示 阵列线连接表示 PROM PROM基本结构： 其逻辑函数是： PROM PROM的逻辑阵列结构 逻辑函数表示： PROM PROM表达的PLD图阵列 用PROM完成半加器逻辑阵列 PLA PLA逻辑阵列示意图 PLA PLA与 PROM的比较 PAL PAL结构： PAL的常用表示： PAL 一种PAL16V8的部分结构图 GAL GAL16V8的结构图 基本PLD器件的原理结构图 CPLD结构与工作原理 MAX7000系列的单个宏单元结构 PRN CLRN ENA 逻辑阵列 全局 清零 共享 逻辑 扩展项 清零 时钟 清零选择 寄存器旁路 并行 扩展项 通往 I/O 模块 通往 PIA 乘积项选择矩阵 来自 I/O引脚 全局 时钟 Q D EN 来自 PIA的 36个信号 快速输入选择 2 CPLD结构与工作原理 (1) 逻辑阵列块(LAB) MAX7128S的结构 (2) 宏单元 (3) 扩展乘积项 共享扩展乘积项结构 并联扩展项馈送方式 (4) 可编程连线阵列 (5) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。 PIA信号布线到LAB的方式 (6)I/O控制块 EPM7128S器件的I/O控制块 FPGA结构与工作原理 FPGA查找表单元 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现 输出 查黑 找盒 表子 输入1 输入2 输入3 输入4 什么是查找表? 基于查找表的结构模块 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 输入 A 输入 B 输入C 输入D 查找表 输出 16x1 RAM 查找表原理 多路选择器 FLEX10K系列器件 FLEX 10K内部结构 . . . IOC IOC IOC IOC . . . . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC 逻辑单元 . . . IOC IOC . . . IOC IOC IOC IOC . . . 快速通道互连 逻辑阵列块 (LAB) IOC IOC . . . 连续布线和分段布线的比较 连续布线 = 每次设计重复的可预测性和高性能 连续布线 ( Altera 基于查找表（LUT）的 FPGA ) LAB LE . . . IOC IOC . . . IOC IOC . . . IOC IOC . .