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CMOS电路上升／下降时间研究 朱宁，周润德，羊性滋 l (清华大学檄电子所 北京100054 cn E-mail：zhm@dIls．imc．tsinghua．edu 摘要本文分析了CMOS电路在非理想输入情况下的输出上升厂F降时间特性，通过理论 分析得到了输出上升，下降时间随输入上升，下降时问变化的关系曲线．在此基础上得到了 一个比较简单的线性近似计算公式，并且通过HSPICE电路模拟验证了此公式的有效性． 实验结果说明在一般情况下输出上升，下降时问随输入的变化是比较缓慢的． 关t词CMOS电路上升厂F降时间HSPICE l引言 九十年代以来，集成电路设计已越来越依赖于各种CAD／EDA工具．因此，这些设计工 具中所采用的各种分析模型的精确性对于设计的成功是至关重要的．集成电路设计中时序 分析的重要性使得时序模型成为研究得最多的问题仲J．对于理想输入情形(即阶跃输入) 的延时和上升／下降时间的分析已经比较深入了，对于非理想情况(即输入转换时间不为 零)下的输出传输延迟分析也得到了比较好的结果[3J．本文主要讨论非理想输入情况下的 输出上升厂F降时间特性． 在实际电路中，内部输入信号总是存在一定的上升，下降时问t，这就使得输出延迟时 这一结论．但是对于输出上升厂F降时间k的变化，情况就要复杂一些．在第二部分我们将 通过理论分析证明t。并不随t严格单调变化，而是存在一个t。保持不变的区域．在第三 部分，我们将得到t。的一个近似计算公式，并且用HSPICE电路模拟进行验证．在最后一 部分将给出结论． 2非理想输入下输出上升／下降时间分析 以CMOS反相器为例进行分析．假定其输人由零电平变化至VDD，当t不为零时， 可以分为两种情况，第一种情况是输入变化比较迅速，以至当输入到达VDD时，NMOS 管仍处于饱和状态；第二种情况是输入变化比较缓慢，在输入到达VDD之前NMOS管已 进入线性区．下面将对这两种输入下的k变化情况分别进行分析． 2．1再较小时～随’的变化 此时又可分为四个工作区域．第一个区域为输入电压v．从零变化至vTN时，此时输出 国家九五重点科技攻关项目97．760_02_01 ．391． 可以计算得v。为13】= V。叫DD一揣r÷∥DD叫一’盖r』s“r，o) j￡中kⅣ=C。“Ⅳ，Ⅳ／上Ⅳ。当t=tII,t@fll电压为： V，=yDD～揣rrDD～矿，，J’ ‘2) kNlVDD—VfN)。 工作于饱和区，可求甜j￡输出电压为： 2 ‘3’ s V。2 J rf—f，Jr，≤f f，。， V-一赤r矿DD—Pm 如p f：，+!!!b二!12里二!!!』 (4) … ＆w{VDD—yTN}j 第州个区域为NMOS管工作在线性区，此时V。的计算与阶跃输入时相同，为： 14 。 f弘。，(5)14t …。：_—未，吖型丝!碰羔J k q(VDD—VTN)jv。 2 (6) 由(5)式可得延迟时问为：ldHL J