2014计算机组成原理实验报告2014.docVIP

实验名称：QuartusII与硬件描述语言应用 指导教师： 实验日期： 2013年 月 日 实验地点： 成绩： 实验目的实验 1、利用QuartusII完成原理图输入设计逻辑关系原理图。 2、利用VHDL语言完成简单逻辑关系描述逻辑关系。 3、利用VHDL语言实现全加器的语言描述（选做）”开始”—”alter”—” Quartus II 9.0 (32-Bit)”—新建”Block Diagram/Schematic File”，添加表达式中要求的门部件如图： 图连接好后保存，进行编译，如果只有”warning”，没有”error”，则该文件编译成功。 2.新建”Vector Waveform File”，在图中单击右键，选择”Insert”—”Insert Node or Bus”—”Node Finder”—”list”，将”Nodes Found”框里的结点全部加载到”Selected Nodes”框内，单击OK。 3.将a、b、c、结点的部分值置为1，保存并编译，编译成功后，点击”Start Simulation ”键，生成结果波形图，如下： 二、1.新建”Verilog HDL File”文件，输入用Verilog语言描述的的逻辑关系，如下所示 module logicl(a,b,c,z); input a,b,c; output z; assign z=(a(1^b))|(bc); endmodule 2.新建”Vector Waveform File”,在图中单击右键，选择”Insert”—”Insert Node or Bus”—”Node Finder”—”list”，将”Nodes Found”框里的结点全部加载到”Selected Nodes”框内，单击OK。 3.点击”Processing”—”Gerate Funtional Simulation Netlist”生成成功后，将该波形文件置顶，并编译，成功后单击”Processing”—”Simulate”，再编译并点击”Start Simulation ”键，生成结果波形图，如下： 三、1.全加器，verilog语言表示： module add (a,b,ci,s,co); input a,b,ci; output s,co; assign s=a^b^ci; assign co=(ab)|(bci)|(cia); endmodule 2.生成波形图为下图： 实验总结：初步掌握了Quartus II 使用方法，熟悉了主要的编译使用的文件类型，掌握了简单的verilog HDL语言。觉得还是有很多不足之处和不熟练的地方会反复练习。 实验评价（教师）： 实验名称：存储单元 指导教师： 实验日期： 2013年 月 日 实验地点： 成绩： 实验目的 (1)了解各种存储器的工作原理并掌握几种常用存储器的设计方法。 (2)了解指令寄存器、寄存器堆等的工作原理并掌握常用的设计方法。 (3)熟练掌握本实验单元中涉及的Verilog HDL语言的相关语法知识，并能独立运用Verilog HDL语言设计类似功能的器件。 (4)熟练运用Verilog HDL语言在QuartusⅡ下，根据32位mips系统设计要求，编制存储器、指令寄存器、寄存器堆等，并能熟练地进行仿真测试和硬件下载（选做）。 (5)熟练运用原理图输入法在QuartusⅡ下，根据先进先出存储电路图及功能要求，设计FIFO电路，并能熟练地进行仿真测试和硬件下载（选做）。 实验内容及要求： (1)设计32位MIPS RAM存储器。 (2)设计32位MIPS IR指令寄存器。 (3)设计32位MIPS RegFile寄存器堆。 实验步骤： 一、1.新建项目，在项目内新建”Verilog HDL File”文件，输入如下代码： module Mem(Clk,CS,BE,RW,Addr,DataIn,Reset,Memsign,DataOut,DataReady); input Clk,CS,RW,Res