互连线串扰效应的分析与测试技术.pdfVIP

互连线串扰效应的分析与测试技术 张旻晋 李华伟 李晓维 摘要 随着集成电路的特征尺寸进入纳米尺度，相邻连线之间的电容耦合对电路时序的影响越来越大，并 可能使得电路在运行时失效。本文综述了在集成电路中串扰效应的分析和测试技术方面的研究热点和必威体育精装版 研究进展，主要包括：在集总式互连线模型的基础上，阐述了串扰脉冲噪声和串扰引起时延的计算方法； 基于时序、逻辑和电路的电参数的耦合线对的识别技术；考虑串扰时延效应的静态时序分析方法；最后还 介绍了串扰故障的模型及相应的测试技术。本文也简要介绍了中国科学院计算机系统结构重点实验室在相 关研究工作上的进展。 关键词 串扰、静态时序分析、时延测试 1 引言 随着VLSI 工艺的特征尺寸向超深亚微米、纳米级的持续推进，器件几何尺寸持续缩小， 使得互连线的平面电容逐渐减小。与此同时，互连线的高宽比（Aspect Ratio ）却越来越大， 且互连线间距越来越小，最终导致线间耦合电容在互连线的总负载电容中占的比例越来越 大，如图 1 所示[1] 。因此，随着工艺的逐渐进步，耦合电容噪声将成为 IC 设计的主要挑战 之一。 由于耦合互连的规模极 大，采用全芯片 SPICE 模拟的 方法并不实际。为了降低串扰 噪声，需要有针对性的噪声分 析方法。首先是通过电学参数、 时序和逻辑的方法，排除不会 影响电路性能的耦合线对，之 后，通过后端优化改善电路的 噪声性能。具体方法包括改变 连线的位置、宽度、层排布、 图1. 不同工艺下互连线的高宽比 耦合位置以及驱动门宽度等。 但是由于芯片上市时间的压 力，在设计验证阶段不可 能完全消除电路中的串扰效应。而且由于特征尺寸的缩小和电路规模扩大，工艺的不稳定性 （Process variations ）影响越来越显著，即使在设计验证阶段基于工艺参数文件抽取了电路 的各种寄生参数，并且完成了相应的验证过程，仍可能由于制造中工艺参数的变化而导致芯 [2] [3] 片失效 ，因此还需要发展针对串扰效应的测试技术 。 本文将重点介绍针对串扰效应的分析与测试技术近年来的必威体育精装版研究进展，内容安排如 下：第二部分简要介绍串扰效应的电学模型；第三部分分析如何找到电路中的干扰耦合对， 排除虚假串扰目标；第四部分介绍考虑串扰时延效应的静态时序分析方法；第五部分介绍串 扰效应的故障模型和考虑串扰效应的时延测试方法。 2 串扰效应的电学模型及计算方法 在超深亚微米和纳米工艺下，通过相邻的两条信号线之间耦合电容的作用，一条信号线 上的信号会影响另一条信号线上的信号，严重时导致电路出现逻辑错误或者时延故障。施加 影响的信号线被称为攻击线 （aggressor line ），而被影响的信号线被称为受害线 （victim line ）。 串扰的负面影响可以被分为两类：串扰引起尖峰脉冲和串扰引起时延改变，如图2 所示。 串扰引起尖峰脉冲表现为：