数电设计报告30S倒计时电路的设计.docVIP

课程名称： 数字电路课程设计 设计题目： 30S倒计时电路的设计 专业班级： 应用电子技术111班 作者姓名： 莫廷辉 李英森 陈华路 指导教师： 赖家胜 2012年12月 30S倒计时电路的设计 莫廷辉 李英森 陈华路 (物信系级专业) 人类社会已进入到高度发达的信息化社会信息社会的发展离不开电子产品的进步随着工业水平的进步和人民生活水平的提高，在很多领域都需要几个甚至上百个定时电路去控制多项操作，从而实现工业生产的自动化，最终提高劳动生产率促进经济的发展。在实际工作中用到的场合很多，它成为今天工业控制领域、通讯设备、信息处理以及日常生活中最广泛使用的电路之一数控电梯、数控机床、交通灯管理系统、各种智能医疗器械等，家用电器中常用产品。随着电子技术的高速发展和计算机技术的普遍应用，电子设计越来越普遍地应用于整个电子行业中。电子设计自动化(EDA) 电路结构框架图 以上是电路结构方框图。 基本原理是： 秒信号发生电路中利用CD4060组成两部分电路。一部分是14级分频器，其最高分频数为16384；另一部分是由外接电子表用石英晶体、电阻及电容构成振荡频率为32768Hz的振荡器。震荡器输出经14级分频后在输出端Q14上得到1/2秒脉冲并送入由1/2 CD4518构成的二分频器，分频后在输出断Q1上得到秒基准脉冲。CPU端接高电平1。秒信号发生器和控制电路通过一个二输入与门将基准脉冲电路中利用CD4060组成两部分电路。一部分是14级分频器，其最高分频数为16384；另一部分是由外接电子表用石英晶体、电阻及电容构成振荡频率为32768Hz的振荡器。震荡器输出经14级分频后在输出端Q14上得到1/2秒脉冲并送入由1/2 CD4518构成的二分频器，分频后在输出断Q1上得到秒基准脉冲。 1、CD4060 CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制 2、CD4518 CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。 CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。 将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。需要指出，CD4518未设置进位端，但可利用Q4做输出端。有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。原因在于Q4是在CP8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。正确接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接USS。 2.2 控制电路 控制电路由74LS08和两个二极管构成，通过控制74LS48的两个输入端控制脉冲的接通及关断。 其电路原理图，如下： 图2.6信号灯显示电路原理 当两个计数器都为零时，两个二极管输出低电平，与门截止导致脉冲无法送到计数器的减计数端 2.3 预置数模块 利用74LS192的预置数端口设定所需的倒计时时间，该电路预置数端口符合8421码的原则。 其电路原理图，如下： 图2.7 预置数电路 将所要倒计时的时间通过拨码开关设定好，然后启动电路，即可按要求进行计数。 1、 同步十进制可逆计数器CT74LS192 74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示： 图5-4? 74LS192的引脚排列及逻辑符号 ???????（a）引脚排列?????????????????????? (b) 逻辑符号 图中：为置数端，为加计数端，为减计数端，为非同步进位输出端为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。 74LS48/SN74LS48 引脚功能图 工作电压:5V 74LS48除了有实现7段显示译码器基本功能的输入（DCBA）和输出（Ya～Y