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北 华 航 天 工 业 学 院 《EDA技术综合设计》 课程设计报告 报 告 题 目 ： 计数器及数码显示综合设计 作者所在系部： 电子工程系 作者所在专业： 作者所在班级： 作 者 姓 名 ： 指导教师姓名： 完 成 时 间 ： 内 容 摘 要 使用VHDL语言各设计一个带使能输入、进位输出及同步清0的增1十进制计数器；一个带使能输入及同步清0的增1十二进制计数器；一个带使能输入及同步清0的六十进制同步加法计数器；一个四位二进制可逆计数器；一个共阴7段数码管控制接口。 设计要求：在时钟信号的控制下，使6位数码管动态刷新显示上述计数器的计数结果。 关键词： VHDL、计数器、数码管动态刷新显示 目 录 一、课程设计要求:…………………………………………………2 二、题目分析:………………………………………………………2 三、电路设计:………………………………………………………2 四、程序设计（VHDL）:……………………………………………5 五、顶层文件连接电路:……………………………………………10 六、心得体会:………………………………………………………11 七、参考文献:………………………………………………………12 课程设计任务书 课题名称 计数器及数码显示综合设计 完成时间 指导教师 职称 学生姓名 班 级 总体设计要求和技术要点 设计要求： 使用VHDL语言设计计数器，具有使能端及同步清零端，十进制计数器还要具有进位输出端，四位二进制可逆计数器要具有控制加计数和减计数端。数码管从低位到高位依次对应十进制、十二进制、六十进制、四位二进制可逆计数器。 技术要点： 在时钟信号的控制下，使6位数码管动态刷新显示上述计数器的计数结果。要求每个数码管至少用频率为24Hz的信号驱动。 工作内容及时间进度安排 工作内容： 在实验室通过硬件调试设计的文件。 时间进度： 2010年11月29日：仿真实验 2010年11月30日：验收答辩 课程设计成果 1．与设计内容对应的软件程序 2．课程设计报告书 一、课程设计要求: 1．设计一个带使能输入、进位输出及同步清0的增1十进制计数器； 2.设计一个带使能输入及同步清0的增1十二进制计数器； 3.设计一个带使能输入及同步清0的六十进制同步加法计数器； 4.设计一个四位二进制可逆计数器； 5.设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使6位数码管动态刷新显示上述计数器的计数结果。 6.数码管从低位到高位依次对应十进制、十二进制、六十进制、四位二进制可逆计数器。 二、题目分析: 四个计数器同时开始计数，通过计数器的使能端可以随时控制计数器是否继续工作，通过同步清零端可以随时把任何一个计数器清零重新开始计数。四位二进制可逆计数器可以随时进行加计数或减计数。 通过六进制计数器扫描数码管和作为对其他4个计数器的选择信号，再通过一个数据选择器选择出计数器的输出信号，通过4-7译码器的输出信号在数码管上显示出计数结果。 三、电路设计: 1.十进制计数器： 带使能输入、进位输出及同步清0的增1十进制计数器。L=1时同步置数（I[3..0]=0000）,E=1时计数器正常工作，计数范围：0--9。十进制计数器如图1所示： 图1 十进制计数器 2.十二进制计数器： 带使能输入及同步清0的增1十二进制计数器。L=1时同步置数（I[3..0]=0000）,E=1时计数器正常工作，计数范围：0--b。十二进制计数器如图2所示： 图2 十二进制计数器 3.六十进制计数器： 带使能输入及同步清0的六十进制同步加法计数器。L=1时同步置数（I[7..0],E=1时计数器正常工作，计数范围：00--59。六十进制计数器如图3所示： 图3 六十进制计数器 4.四位二进制可逆计数器： 带使能输入及同步清0的四位二进制可逆计数器。L=1时同步置数（I[7..0],E=1时计数器正常工作，JJ=1时加计数，JJ=0时减计数，计数范围：0--15（JJ=1）和1--00（JJ=0）。四位二进制可逆计数器如图4所示： 图4 四位二进制可逆计数器 5.共阴7段数码管控制接口： 4--7译码器，可以把4位的BCD码翻译输出显示在数码管上。如图5所示： 图5 4—7译码器 6.六进制计数器： 带使能输入及同步清0的增1六进制计数器。L=1时同步置数（I