一种新结构的低功耗乘法器的设计.docVIP

 n 一种新结构的低功耗乘法器的设计 张勇慧，黄建明** （北京邮电大学电子工程学院，北京 100876） 5 10 15 20 25 摘要：在本文中提出一种新的乘法器的架构以实现其低功耗设计，从架构级，把乘法电路分 成更小的乘法器群组，减小电路的切换活动，进而实现减小功耗的目的。应用门控时钟技术 和对输入数据进行预处理操作，一些产生 0 的组就可以被禁用，这样这些组的电路切换损耗 就可以节约下来。为了测试，设计了一个 8 位的乘法器进行仿真，使用 Candence 软件，采 用 0.18 微米技术，测试中，所有可能的输入组合具有相同的概率。HSPICE 测试结果表明， 这种结构可以节约功耗达 13.36%。。 关键词：微电子；低功耗；乘法器 中图分类号：TN432 A New Structure for Low-Power Multiplier Design Zhang Yonghui, Huang Jianming (School of Eletronic Engineering, Beijjing University of Posts and Telecommunications, Beijing 100876) Abstract: In this paper, a new structure was introduced to achieve low-power multiplier design. The multiplication circuit could be divided into smaller multiplier groups, reducing the switching activity of the circuit, thus achieving the goal of reducing poewr consumption. By using clock gating techniques and preprocessing operation on the input data with logic circuit, the groups that produceing 0 could be disabled, so that the power used for circuit swithing could be saved. For testing purposes, an 8 bit multiplier was desiged, using Candence software,0.18 um technology. All possible input combinations had the same probaility. Hspice simulation results showed that this structure saved 13.36% power cosumption Key words: Microelectronics; Low-Power; 0 引言 Mulipliersy 30 35 40 在微电子技术中，乘法器是数字信号处理中一种非常基本的应用，例如数字滤波器， CMDA，图像处理等等。目前大部分工作时如何让提高乘法器的处理速度[1][2]，但是随着产 品的便携化，低功耗化越来越引起大家的关注，如手机，笔记本电脑，PAD 等设备。 减小系统中的功率消耗可根据设计的层级可分为几个级别[3][4]，按照级别从高到低有系 统级，算法级，架构级，逻辑/电路级和晶体管/器件级[5]。级别越高，对整个系统减少功耗 的影响就越大。本中主要从架构级来减少功率消耗，本文提出的结构中将使用门控时钟技术， 只有当需要采集新数据时，使能信号才使能时钟，进而触发寄存器，否则寄存器将保持原来 的值。这种技术也可以用来对电路的一部分进行禁用，这样这部分电路所消耗的功耗就可以 节约下来。 本文的结构如下：部分 1 解释 CMOS 电路中主要的功率消耗的组成部分；部分 2 介绍 提出的新架构；部分 3 为如何对输入数据分析；部分 4 为使用这种新架构设计 8 位乘法器， 并对新架构的仿真，以及其余传统结构的比较与分析；部分 5 为本文的总结。 作者简介：张勇慧（1986-），男，硕士研究生，主要研究方向：微电子学与固体电子学 通信联系人：黄建明（1970-），男，副教授，主要从事，通信集成电路与 MEMS 技术. E-mail: ejmhuang@ -1-  n 1 功耗分析 就其本身而言，CMOS 电路消耗的功率很小，然而，文章[6]中指出，COMS 电路消耗的 功耗每 3 年增加 4 倍。CMOS 电路所消耗的功耗可以用下式计算[4]: 45 P