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第五讲 CPU总线时序和系统总线 处理器时序 时序（Timing）描述各信号随时间的变化及相互间的因果关系。 CPU时序决定系统各部件间的同步和定时。 指令周期是指一条指令经取指、译码、操作数读写直到指令完成所需要的时间。 指令周期分为一个个总线周期。 总线周期是指CPU通过总线与外部（存储器或I/O端口）进行一次数据交换的过程。 总线周期 基本的总线周期主要有： 存储器的读/写操作 I/O的读/写操作 中断响应周期 时钟周期 8086的基本总线周期为 4 个时钟周期 4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数 需要延长总线周期时可插入等待状态Tw 总线周期 各种周期的动态演示 基本的总线周期产生 任何指令的取指都会产生存储器读总线周期，读取的内容是指令代码 任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期 执行IN指令产生I/O读总线周期，执行OUT指令产生I/O写总线周期 CPU响应可屏蔽中断时产生中断响应总线周期 时序同步 CPU总线周期采用同步时序： 各部件都以系统时钟信号为基准 当相互不能配合时，快速部件（CPU）插 入等待状态等待慢速部件（I/O和存储器） CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作 微处理器最基本的 4 种总线周期 存储器读总线周期 存储器读总线周期 存储器写总线周期 存储器写总线周期 I/O写总线周期 I/O写总线周期 I/O读总线周期 I/O读总线周期 插入等待状态Tw 同步时序通过插入等待状态，来使速度差别较大的两个部件保持同步 在读写总线周期中，判断是否插入Tw 1.在 T3 的前沿检测READY引脚是否有效 2. 如果READY无效，在 T3 和 T4 之 间插入一个等效于 T3 的 Tw ，并在 Tw 前沿继续检测READY引脚是否有效 3.如果READY有效，执行完该 T 状态，进入 T4状态 等待状态 等待状态Tw的插入 最大组态下的写总线时序 最大组态下的读总线时序 其它典型时序（1） 空转周期 CPU正进行内部操作、不进行对外操作的总 线空闲状态Ti。 系统复位 RESET引线上复位脉冲需持续4个周期或更大。 RESET信号有效后的时钟上升沿触发CPU内部复位。 寄存器初始化到复位状态。 复位状态时，INTR上的中断请求是屏蔽的。 复位时的总线状态。 其它典型时序（2） CPU进入和退出保持状态（总线请求/响应） HOLD 时钟的上升沿同步 HLDA 时钟的下降沿响应/变为无效 微机系统总线 微机系统采用总线结构。系统中主要部件通过系统总线相互连接、实现数据传输，并使微机系统具有组态灵活、易于扩展等诸多优点 广泛应用的总线都实现了标准化，便于互连各个部件时遵循共同的总线规范。接口的任一方只需要根据总线标准的要求来实现和完成接口的功能，而不必了解对方的接口方式。 总线接口也是一种通用的接口技术 微机总线概述 总线连接方法广泛用于微机系统的各个连接层次上 内部总线——大规模集成电路芯片内部，如微处理器的内部总线 片级和板级总线——主机板中微处理器、存储器及I/O接口电路之间，主机模板与各种接口模板之间，如I2C总线、SPI总线、PC总线、PCI总线 外部总线——微机系统之间以及微机系统与外部设备之间，如USB总线、Centronics（并口）总线、RS-232C（串口）总线 芯片总线（Chip Bus） 一个大规模集成电路芯片内部，或一个较小系统中各种不同器件连接在一起的总线；用于芯片级互连 芯片总线也称为局部总线（Local Bus） 微处理器的引脚信号就是芯片总线 微处理器内部的控制器、运算器、寄存器之间，还有系统主机板上CPU、存储器、接口电路等之间通常就是利用芯片级总线互连的 内总线（Internal Bus） 微机系统中模板与模板间连接的总线，是微机系统所特有的总线；用于模板级的互连 （微机的）内总线也被称为板级总线或系统总线（System Bus），多数已实现标准化，例如STD总线、ISA总线等。 微机主板的各种扩展插槽多属于内总线 PC机上的总线 外总线（External Bus） 微