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第四讲 微处理器 2.3 处理器总线 掌握8086/8088CPU的引脚定义、内部结构及CPU对内存、I/O的管理方法。 掌握8086/8088两种系统总线的形成方法 了解处理器的工作状态 掌握分析处理器时序方法 掌握系统总线的基本概念 2.3 处理器总线 学习过程中注意“一实两虚”。 “一实”是指由微处理器的引脚到总线形成电路和总线均是实实在在的逻辑电路，它构成了微机主板的主体。 “两虚”是指微处理器的内部模型和时序逻辑的操纵，虽也是由微处理器硬件决定的，但看不见，摸不到的，只能抽象地理解。 计算机的基本结构 2.3 处理器总线 一、8086 微处理器的引脚功能 1.8086 CPU的两种组态 根据所连的存储器和外设规模： 最小组态 较小系统，存储器容量不大，芯片不多， I/O端口不多 最大组态 较大系统，较强的驱动能力 最小组态的引脚信号 数据和地址线 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 1. 数据和地址引脚 AD15～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在执行对存储器读写或对I/O端口输入输出操作的总线周期的T1状态作为地址总线输出A15...A0 16位地址， 在其他T状态作为双向数据总线输入或输出D15...D0 16位数据。 1. 数据和地址引脚（续1） A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第1个时钟周期输出高4位地址A19～A16 在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用） 其他时间输出状态信号S6～S3 （教材P28表2-3 ） 1. 数据和地址引脚（续2） BHE#/S7 输出，三态，一个分时复用引脚。 在总线周期的T1状态输出BHE#，在总线周期 的其他T状态输出S7（目前没有定义）。 BHE#信号低电平有效。BHE#有效时表示使用  高8位数据线AD15-AD8；否则只使用低8位 AD7-AD0。BHE#同地址信号一样，也需要进行 锁存。这意味着它仅在T1状态存在。和A0的 组合状态如表所示 BHE#/S7 和A0的组合 2. 读写控制引脚 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD15～AD0和A19/S6～A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址信息锁存起来 2. 读写控制引脚（续1） IO/M#（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址 2. 读写控制引脚（续2） WR#（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 RD#（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 2. 读写控制引脚（续3） IO/-M、-WR 和-RD 是最基本的控制信号 3 者组合后，可产生4种基本的总线操作（周期） 2. 读写控制引脚（续4） READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8086 CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 2. 读写控制引脚（续5） DEN#（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R#（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） 2. 读写控制引脚（续6） SS0#（System Status 0）（8088特有的引脚） 最小组态模式下的状态输出信号 它与I