《EDA》第五章03_2.ppt

第五章 VHDL设计进阶之第三讲 时序电路设计实例 进程设计要点： 时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完全条件语句构成。一个进程只允许含有一个时钟边沿检测的条件语句，即只允许描述对一个时钟信号同步的时序逻辑电路。 PROCESS(clk，…（其他非时钟信号）) BEGIN IF clk’EVENT AND clk=‘1’ THEN 算法描述； END IF; END PROCESS; *分频器 分频器的设计，通常用来对某个给定频率进行分频，以得到所需的频率。 有整数分频器，也有小数分频器。最简单的是整数分频器。 例：将10Hz时钟频率脉冲等占空比分频，得到1Hz时钟。 第 * 页 ? 江苏工业学院计算机系 EDA 电子教案 第五章 VHDL设计进阶 第 * 页 ? 江苏工业学院计算机系 EDA 电子教案 第五章 VHDL设计进阶 时序电路 触发器、锁存器、计数器、分频器、移位寄存器、序列发生器… 构成这些单元电路的基本要素是触发器和时钟、复位和置位等信号。 1. 时钟的状态及其描述 时钟信号是时序电路最基本的执行条件, 任何时序电路总是在时钟的有效边沿或有效电平到来时才改变其状态。 在VHDL描述中, 时序电路对时钟的这种依赖性可以用两种方式来体现: PROCESS（时钟信号名［, 其它敏感信号］） BEGIN ［ IF 时钟边沿表达式 THEN { 语句; } END IF; ］ END PROCESS; 或 ［ IF 时钟电平表达式 THEN { 语句; } END IF; ］ 1） 显式表达 显式表达是指将时钟列入进程的敏感信号表。 PROCESS BEGIN [ WAIT ON 时钟信号名 UNTIL 时钟边沿表达式 { 语句; } ] 或者 [ WAIT ON 时钟信号名 UNTIL 时钟电平表达式 { 语句; } ] END PROCESS; 2） 隐含表达 隐含表达是指不将时钟列入进程的敏感信号表, 而是将其作为进程中WAIT ON语句的条件。 在上面的格式中, 可根据时序电路的具体类型选用边沿或电平表达形式。 边沿表达式： ① 上升沿有效, 表示为: clk＝’1’ AND clk’ LAST_VAULE＝’0’ AND clk’EVENT ② 下降沿有效, 表示为: clk＝’0’ AND clk’LAST_VAULE＝’1’ AND clk’EVENT 电平表达式: ① 高电平有效, 表示为: clk＝’1’ ② 低电平有效, 表示为: clk＝’0’ 在上面的格式中, 可根据时序电路的具体类型选用边沿或电平表达形式。 边沿表达式： ① 上升沿有效, 表示为: clk＝’1’ AND clk’ LAST_VAULE＝’0’ AND clk’EVENT ② 下降沿有效, 表示为: clk＝’0’ AND clk’LAST_VAULE＝’1’ AND clk’EVENT 电平表达式: ① 高电平有效, 表示为: clk＝’1’ ② 低电平有效, 表示为: clk＝’0’ 2. 两种复位/置位方式的描述 时序电路的初始状态一般由复位/置位信号来设置, 有同步复位/置位和异步复位/置位两种工作方式。 同步复位/置位: 在复位/置位信号有效条件下，当给定的时钟边沿到来时, 时序电路才被复位/置位; 异步复位/置位: 则与时钟无关, 一旦复位/置位信号有效, 时序电路就被夏位/置位。 同步复位/置位的描述 第一种方法： PROCESS (时钟信号名) BEGIN IF 时钟边沿表达式 AND 复位/置位条件表达式 THEN [ 复位/置位语句; ] ELSE [ 正常执行语句; ]