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电子设计自动化第7章-常用数字电路设计.ppt

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    第7章常用数字电路设计

    7.1组合逻辑电路

    7.2时序逻辑电路设计

    7.3常用时序逻辑电路的设计

    7.4实训

    第7章常用数字电路设计

    7.1组合逻辑电路

    对于组合逻辑电路，电路任何时刻的输出信号仅取决于

    当时的输入信号，其输出的值由输入决定。在设计组合逻辑

    电路时，在进程中要包括所有的输入信号，以确保每一个信

    号的变化都要启动进程。常用的组合逻辑电路有编码器、译

    码器、比较器、三态门、加法器等。

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