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2025年FPGA笔试题及答案

一、单项选择题（每题2分，共10分）

1.以下哪项不是FPGA内部的基本逻辑单元？

A.查找表（LUT）

B.数字信号处理单元（DSP）

C.随机存取存储器（RAM）

D.金属氧化物半导体场效应管（MOSFET）

答案：D（FPGA内部通过LUT、DSP、BRAM等实现逻辑，MOSFET是底层物理器件，不属于用户可见的基本单元）

2.下列Verilog语句中，用于描述时序逻辑的是？

A.assignout=ab;

B.always@()beginout=a?b:c;end

C.always@(posedgeclk)beginout=in;end

D.initialbeginout=0;end

答案：C（时序逻辑需由时钟边沿触发，使用非阻塞赋值=）

3.FPGA综合工具生成的网表文件中，主要包含？

A.逻辑门与互连关系

B.寄存器传输级（RTL）代码

C.版图布局信息

D.时序约束文件

答案：A（综合将RTL转换为与工艺无关的逻辑门级网表）

4.异步FIFO设计中，用于跨时钟域同步的指针通常采用？

A.二进制码

B.格雷码

C.8421码

D.汉明码

答案：B（格雷码每次仅一位变化，减少跨时钟域亚稳态风险）

5.以下哪项不是时序约束的关键参数？

A.建立时间（SetupTime）

B.保持时间（HoldTime）

C.传播延迟（PropagationDelay）

D.占空比（DutyCycle）

答案：D（占空比是时钟信号特性，非时序约束参数）

二、填空题（每空2分，共20分）

6.一个4输入LUT（查找表）最多可实现_______种不同的逻辑函数（填写数值）。

答案：2^16（4输入有2^4=16种输入组合，每个组合对应1位输出，共2^16种函数）

7.异步复位信号的特点是_______（填写“受时钟控制”或“不受时钟控制”）。

答案：不受时钟控制（异步复位立即响应，无需等待时钟边沿）

8.FPGA的IOB（输入输出块）主要功能是_______（至少答两点）。

答案：电平转换、信号缓冲、时序调整（或匹配外部接口标准）

9.跨时钟域处理单比特信号时，常用的抗亚稳态方法是_______。

答案：双寄存器同步（通过两级触发器降低亚稳态传播概率）

10.FPGA内部BRAM（块RAM）通常支持_______和_______两种访问模式（填写具体类型）。

答案：单端口、双端口（或真双端口、伪双端口）

11.时序分析中，建立时间违例是指_______。

答案：数据在时钟边沿到来前的到达时间小于所需的建立时间

12.PLL（锁相环）的主要功能包括频率合成、_______和_______（至少答两点）。

答案：相位调整、时钟分频/倍频、抖动抑制

13.综合后的网表文件通常以_______格式保存（填写常见文件类型）。

答案：EDIF（或Verilog网表、VHDL网表）

14.Verilog中，阻塞赋值使用符号_______，非阻塞赋值使用符号_______。

答案：=、=

15.动态可重构FPGA的核心优势是_______（填写关键特性）。

答案：部分逻辑可在系统运行时重新配置，提高资源利用率

三、简答题（每题8分，共40分）

16.简述Verilog中组合逻辑与时序逻辑在always块敏感列表和赋值方式上的区别。

答案：组合逻辑的always块敏感列表需包含所有输入信号（或使用@()隐式包含），采用阻塞赋值（=）；时序逻辑的敏感列表由时钟边沿触发（如posedgeclk），通常包含复位信号（同步复位时为posedgeclk或negedgerst_n），采用非阻塞赋值（=）。组合逻辑输出仅取决于当前输入，时序逻辑输出取决于当前输入和时钟边沿的历史状态。

17.说明FPGA设计中时序约束的主要内容及作用。

答案：主要内容包括：时钟频率（设置目标时钟周期）、输入/输出延迟（约束外部信号到FPGA/从FPGA到外部的延迟）、时钟偏移（时钟网络延迟差异）、虚假路径（无需满足时序的路径，如异步信号）。作用是指导综合和布局布线工具优化关键路径，确保设计满足时序要求，避免建立/保持时间违例。

18.对比FPGA与ASIC在设计流程、成本及应用场景上的差异。

答案：设计流程：FPGA无需流片，通过综合、布局布线后直接下载比特流验证；ASIC需经过流片，周期