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2010年7月EDA试卷

数字部分：

1、VerilogHDL语言的IEEE的两个版本是，。

2、Verilog程序包括，，，。

3、给了两段程序，问哪个为阻塞赋值，哪个为非阻塞赋值。参看书中第44页。

4、VerilogHDL语言建模的四种形式：,,,。

5、按照他的需求写程序，都挺简单的,我写的参考，不保证对…各位看着办吧！

第一段：貌似题目是编写异或门的程序和测试文件

modulecompare(equal,a,b);

outputequal;

inputa,b;

assignequal=(a==b)?1:0;

endmodule

‘timescale100ns/1ns

moduletest;

rega,b;

wireequal;

parameterDELY=100;

initial

begin

a=0,b=0;

#DELYa=1,b=0;

#DELYa=0,b=1;

#DELYa=1,b=1;

#DELY*10$finish;

comparec1(equal,a,b);

$monitor($time,,,”a=%b,b=%b,theoutput‘equal’=%b”,a,b,equal);

endmodule

第二段：貌似题目是编写8进制计数器

modulecounter(out,clr,clk);

output[7:0]out;

inputclr,clk;

regout;

always@(posedgeclk)

begin

if(clr)

2010年7月EDA试卷

数字部分：

1，veriloghdl语言的ieee的两个版本是，。

2，verilog程序包括，，，。

3、给了两段程序，问哪个为阻塞赋值，哪个为非阻塞赋值。参看书中第，44页。

4、VerilogHDL语言建模的四种形式：，，，。

5、按照他的需求写程序，都挺简单的，我写的参考，不保证对...各位看着办吧！

第一段：貌似题目是编写异或门的程序和测试文件

模块比较（相等，a，b）;输出相等；输入a，b;分

配均等=（a==b）？1：0;端模

‘时间尺度100NS/1NS

模块测试；

RegA，b;

电线相等；

参数dely=100;

最初的

开始

a=0，b=0;

#delya=1，b=0;

#delya=0，b=1;

#delya=1，b=1;

＃dely*10$完成；

比较C1（相等，A，B）；

$Monitor（$time,,,,a=%b,b=％b，输出相等’=％b”，a，b，相等）;

端模

第二