第三章计算机原理与操作系统.pptVIP

3.3.18086/8088存储器组织1．8086/8088存储空间8086/8088有20条地址线，可直接对1M个存储单元进行访问。每个存储单元存放一个字节型数据，且每个存储单元都有一个20位的地址，这1M个存储单元对应的地址为00000H~FFFFFH，如图3.10所示。一个存储单元中存放的信息称为该存储单元的内容。如图3.10所示，00001H单元的内容为9FH，记为：(00001H)=9FH。第125页，共179页，星期日，2025年，2月5日图3.10数据在存储器中的存放第126页，共179页，星期日，2025年，2月5日(3)CLK(Clock)：引脚19，系统时钟，输入。它通常与8284A时钟发生器的时钟输出端相连。该时钟信号有效高电平与时钟周期的比为1∶3。(4)RESET：引脚21，复位信号，输入，高电平有效。复位信号使处理器马上结束现行操作，对处理器内部寄存器进行初始化。8086/8088要求复位脉冲宽度不得小于4个时钟周期。复位后，内部寄存器的状态如表3.4所示。系统正常运行时，RESET保持低电平。第93页，共179页，星期日，2025年，2月5日表3.4复位后内部寄存器的状态内部寄存器状态标志寄存器IPCSDSSSES指令队列缓冲器其余寄存器0000H0000HFFFFH0000H0000H0000H空0000H第94页，共179页，星期日，2025年，2月5日(5)READY：引脚22，数据“准备好”信号线，输入。它实际上是所寻址的存储器或I/O端口发来的数据准备就绪信号，高电平有效。CPU在每个总线周期的T3状态对READY引脚采样，若为高电平，说明数据已准备好；若为低电平，说明数据还没有准备好，CPU在T3状态之后自动插入一个或几个等待状态TW，直到READY变为高电平，才能进入T4状态，完成数据传送过程，从而结束当前总线周期。第95页，共179页，星期日，2025年，2月5日(6)：引脚23，等待测试信号，输入。当CPU执行WAIT指令时，每隔5个时钟周期对引脚进行一次测试。若为高电平，CPU就仍处于空转状态进行等待，直到引脚变为低电平，CPU结束等待状态，执行下一条指令，以使CPU与外部硬件同步。(7)(Read)：引脚32，读控制信号，输出。当=0时，表示将要执行一个对存储器或I/O端口的读操作。到底是从存储单元还是从I/O端口读取数据，取决于(8086)或(8088)信号。第96页，共179页，星期日，2025年，2月5日(8)BHE/S7(BusHighEnable/Status)：引脚34，高8位数据总线允许/状态复用引脚，输出。BHE在总线周期的T1状态时输出，当该引脚输出为低电平时，表示当前数据总线上高8位数据有效。该引脚和地址引脚A0配合表示当前数据总线的使用情况，如表3.5所示。S7在8086中未被定义，暂作备用状态信号线。第97页，共179页，星期日，2025年，2月5日表3.5BHE与地址引脚A0编码的含义A0数据总线的使用情况0011010116位字传送(偶地址开始的两个存储器单元的内容)在数据总线高8位(D15?D8)和奇地址单元间进行字节传送在数据总线低8位(D7?D0)和偶地址单元间进行字节传送无效第98页，共179页，星期日，2025年，2月5日(9)MN/MX(Minimum/Maximummodecontrol)：引脚33，最小/最大方式控制信号，输入。MN/MX引脚接高电平时，8086/8088CPU工作在最小方式，在此方式下，全部控制信号由CPU提供；MN/MX引脚接低电平时，8086/8088工作在最大方式，此时第24?31引脚的功能示于图3.7括号内，这时，CPU发出的控制信号经8288总线控制器进行变换和组合，从而使总线的控制功能更加完善。第99页，共179页，星期日，2025年，2月5日2.8086最小工作方式及引脚24?31的定义当MN/MX接高电平时，系统工作于最小方式，即单处理器方式，它适用于较小规模的微机系统。其典型系统结构如图3.8所示。图中8284A为时钟发生/驱动器，外接晶体的基本震荡频率为15MHz，经8284A三分频后，送给CPU做系统时钟。