FP开发中Verilog HDL常用变量类型.pdfVIP

第四讲变量类型

知道了软件的操作，再了VerilogHDL的基本语法，就可以很好的开始我

们的FPGA之旅了。VerilogHDL虽然有很多的语法，但是真正常用的却屈指可数，

我们只需要掌握了常用的语法，就可以用VerilogHDL语言很好的表述我们的思

想，这一讲，我将带领大家接触这些常用的VerilogHDL语法。

之前我们两种变量类型，一种是wire（线），另一种是reg（寄存器）。在

数字电路中信号只有两种形态，一种是传输，一种是，传输是通过连接线，

是用寄存器，因此也就清楚了在VerilogHDL中常用wire和reg变量了。wire

和reg变量模型如图1所示。

wire

D

regQ

clk

图1变量模型

由图1可以看出，wire型变量在结构上只是一根线，在VerilogHDL描述

时，对线型变量赋值用assign即可，相对比较简单。

由图1可以看出reg型变量左端有一个输入端口D，右端有一个输出端口Q，

并且reg型数据需要在clk（时钟）沿的控制下完成。clk也即是我们常说的

它是由晶振产生，是我们描述数字电路时最基本的时间单元，它的周期固

定，占空比一般为50%（即占整个周期的比例）。clk的低电平用数字0表

示，用1表示，从低电平转变到的过程叫做上升沿，从转变

到低电平的过程叫做下降沿，如图2所示。

时钟周期

下降沿

（1）上升沿

低电平（0）

图2时钟周期详解

reg在结构上相对比较，在VerilogHDL描述时，也相对。在对

Lecture4Variable

Types

Onceyouknowtheoperationofthesoftwareandunderstandthebasicsyntax

ofVerilogHDL,youcanstartourFPGAjourneywell.AlthoughVerilogHDLhas

manysyntaxes,thereareonlyahandfulofthemthatareusednormally.Weonly

needtomasterthecommonlyusedsyntaxestoexpressourthoughtswellinthe

VerilogHDLlanguage.Inthislecture,Iwillleadyoutothesecommonlyused

VerilogHDLsyntaxes.

Wehavetalkedabouttwotypesofvariabbefore,