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eda考试试题及答案verilog

一、单项选择题（每题2分，共20分）

1.在Verilog中，`always`块敏感列表中使用`@(posedgeclk)`表示（）

A.对clk的上升沿敏感B.对clk的下降沿敏感C.对clk的上升沿和下降沿都敏感D.对clk电平敏感

2.下面哪个关键字用于定义模块（）

A.`function`B.`module`C.`task`D.`begin`

3.Verilog中，`reg`类型变量常用于（）

A.连接外部端口B.组合逻辑输出C.存储数据D.定义常量

4.以下哪种数据类型可以用于表示多位二进制数（）

A.`integer`B.`real`C.`bit`D.`reg`

5.在Verilog中，`assign`语句用于（）

A.描述顺序逻辑B.描述组合逻辑C.定义模块端口D.定义变量

6.若要实现一个4选1多路选择器，最少需要几个`case`分支（）

A.2B.3C.4D.5

7.Verilog中，`parameter`关键字用于（）

A.定义变量B.定义常量C.定义端口D.定义函数

8.一个模块中可以有（）个`initial`块。

A.0B.1C.多个D.2

9.以下哪个运算符是按位与运算符（）

A.``B.``C.`|`D.`||`

10.Verilog代码中的注释符号是（）

A.`//`和`/.../`B.``C.`%`D.`$`

答案

1.A2.B3.C4.D5.B6.C7.B8.C9.A10.A

二、多项选择题（每题2分，共20分）

1.以下属于Verilog中的过程块的有（）

A.`initial`B.`always`C.`function`D.`task`

2.下列数据类型中，在Verilog里合法的有（）

A.`reg[7:0]data;`B.`integernum;`C.`realvalue;`D.`bit[3:0]flag;`

3.以下哪些运算符可以用于Verilog表达式（）

A.算术运算符B.逻辑运算符C.关系运算符D.按位运算符

4.关于Verilog模块端口，说法正确的有（）

A.可以分为输入端口、输出端口和双向端口

B.输入端口可以使用`input`关键字定义

C.输出端口可以使用`output`关键字定义

D.双向端口可以使用`inout`关键字定义

5.下列哪些语句可以在`always`块中使用（）

A.`if-else`B.`case`C.`for`D.`while`

6.在Verilog中，用于仿真的系统任务有（）

A.`$display`B.`$monitor`C.`$finish`D.`$time`

7.关于Verilog中的`parameter`，正确的是（）

A.可以提高代码的可读性

B.可以方便修改常量值

C.只能在模块内部定义

D.定义后不能修改

8.以下哪些结构可以用于描述组合逻辑（）

A.`assign`语句B.`always`块（敏感列表为所有输入信号）

C.`if-else`语句（在`always`块中）D.`case`语句（在`always`块中）

9.Verilog中的模块实例化时，连接端口的方式有（）

A.按位置连接B.按名称连接C.混合连接D.随机连接

10.下列关于Verilog中`reg`和`wire`类型的区别，说法正确的有（）

A.`reg`类型可以保存状态，`wire`类型不能

B.`reg`类型常用于顺序逻辑，`wire`类型常用于组合逻辑

C.`reg`类型需要在`always`块等过程块中赋值，`wire`类型使用`assign`语句赋值

D.`reg`类型和`wire`类型可以随意互换使用

答案

1.AB2.ABC3.ABCD4.ABCD5.ABCD6.ABCD7.AB8.ABCD9.AB10.ABC

三、判断题（每题2分，共20分）

1.在Verilog中，`always`块一定会被执行多次。（