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2025/7/171硬件描述语言VHDL及其应用哈工大微电子中心王进祥电话：6415979-806
2025/7/172一、目的了解目前电子设计系统方法及流程了解/掌握综合与验证工具能用VHDL设计复杂功能电路二、内容高层次设计概述如何写优化的VHDL代码examplesSoC设计方法学设计工具使用三、如何学习本课程带着实际课题学习，多提问题，一起分析、讨论
2025/7/173EDA工具发展设计方法深亚微米设计问题测试综合（可测性设计）Top-down设计流程硬件描述语言综合VHDL设计小结一、高层次设计概述#2022
2025/7/174年代名称硬件特征70’sCAD16位小型机图型编辑，设计规则检查80’sCAE32位工作站LVS工具90’sEDA32位工作站逻辑/行为综合工具NowSoC?32位工作站物理综合工具，IP复用技术1.1EDA工具发展
2025/7/1751.1EDA工具发展（Cont.）添加标题01单击此处添加小标题02单击此处添加小标题03单击此处添加小标题04CAD:逻辑图输入、逻辑模拟、电路模拟、版图设计和版图验证分别进行，需要对两者结果进行多次比较、修改。设计规模较小CAE:集逻辑图输入、逻辑模拟、测试码生成、电路模拟、版图设计、版图验证等工具一体，构成一个较完整的IC设计系统EDA:HDL取代逻辑输入，逻辑网表由综合工具自动产生，可管理性增强，易于维护和数据交换SoC:采用深亚微米工艺生产技术，基于平台设计和IP复用技术，时序收敛性为首要目标
2025/7/1761.2设计方法自顶向下设计方法（Top-down）:系统行为设计结构设计逻辑设计电路设计版图设计自底向上设计方法（Bottom-up）:系统功能划分单元设计功能模块设计子系统设计系统总成基于平台设计方法（Platform-based）:SoC设计普遍采用的方法，SoC平台和IP—IntellectualProperty其它设计:嵌入式设计方法，层次式设计方法等添加标题添加标题添加标题添加标题
2025/7/1771.3深亚微米设计问题连线延时时序模型器件模型信号完整性电磁干扰功耗设计工具综合优化工具布图规划工具SDFPDEFSDF—标准数据格式PDEF—物理设计交换格式
2025/7/1781.4测试综合目的：集成电路的测试简单化嵌入可测试结构，加速可测性设计产品制造前就可评价设计的可测性消除冗余逻辑诊断不可测的逻辑结构内容：测试嵌入、设计规则检查、测试码生成、故障模拟/诊断和输出测试图样测试综合包括了使测试成功的每一步骤：如加入带测试因素的电路，对逻辑综合增加约束条件以满足测试要求及对高级语言描述的可测结构的综合等都可归结为测试综合
2025/7/1791.4测试综合（Cont.）方法：FullScanPartialScanBISTBoundaryScan标准/规范：IEEE1149IEEEP1500VSIARelatedSpec.SoC可测试设计：IP可测试设计GlueLogic可测试设计测试存取结构分类：1—Pass2—Pass
2025/7/17101.5Top-down设计流程TIMINGLVS/DRCEXTRACTIONRouteSignoff--GatesPlacementSynthesisPlaceDesignPlanningCOTSIGNOFFPLANNINGSYNTHESISFLOORPLAN,PREXTRACTIONLVS/DRCTIMINGLTL
2025/7/1711VHDLVerilogVHDLObjectEntity—I/O界面描述Architecture—功能定义Process—行为模块Library—VHDLObject的集合Package—数据类型、子程序、子单元的集合Configuration—Architecture/Parameter选择1.6硬件描述语言#2022
2025/7/17121.6硬件描述语言（Cont.）VHDL中的端口：InOutInoutBufferBlk1Blk3Blk4Blk5Blk2InInoutOutBufferEntity
2025/7/1713Definition：Synthesis=Translation+Optimization1.7综合#2022
2025/7/17141.8VHDL设计小结一个完整的设计由一些子单元相互连接而成每个子单元有一个Entity和至少一个Architecture单元间数据传递是通过在Entity中描述中所声明的端口进行，通信端口的信号类型、
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