EDA应用技术 第2版 课件 02_VHDL程序数据对象与基本运算符课件.ppt

电子工业出版社《EDA应用技术(第2版)》编制王真富1.VHDL程序数据对象VHDL程序使用的数据对象包括常量、变量、信号和文件4种类型。前3种属于可综合的数据对象，在硬件电路系统中通常有一定的物理含义。文件数据对象仅在行为仿真时使用。项目3VHDL程序的数据对象与基本运算符（1）常量常量是一个固定的值，相当于数字电路中的电源与地等。定义和设置常量是为了程序更易阅读和修改。常量语句允许在实体、结构体、程序包、进程和子程序中定义，常量的适用范围取决于它被定义的位置。常量定义的一般格式如下：constant常量名：数据类型:=表达式；【例3.1】常量的定义constantDATA：integer:=50；constantVCC：real:=5.0；constantRISE：time:=25ns；项目3VHDL程序的数据对象与基本运算符定义了一个名为“DATA”的整数常量，并且赋予初值50；定义了一个名为“VCC”的实数常量，并且赋予初值5.0；定义了一个名为“RISE”的时间常量，并且赋予初值25纳秒。项目3VHDL程序的数据对象与基本运算符(2)变量变量是一种内容可发生变化的数据对象，其主要作用是在进程中作为临时的数据存储单元。变量只能在进程语句和子程序中使用，它是一个局部量，在仿真过程中执行到变量赋值语句后，变量就被即时赋值。变量定义语句的格式如下：variable变量名：数据类型[约束条件][:=初值表达式]；变量数值的改变是通过变量赋值来实现，变量赋值的一般形式：目标变量名:=表达式；变量赋值符号为“:=”，变量赋值语句后的“表达式”必须与目标变量名具有相同的数据类型，这个数值可以是运算表达式，也可以是一个数值。项目3VHDL程序的数据对象与基本运算符【例】二进制计数器VHDL程序中变量的使用libraryieee;useieee.std_logic_1164.all;entitybinary_counterisgeneric(MIN_COUNT:natural:=0;MAX_COUNT:natural:=255);port(clk:instd_logic;reset:instd_logic;enable:instd_logic;q:outintegerrangeMIN_COUNTtoMAX_COUNT);endentity;architecturertlofbinary_counterisbeginprocess(clk)variablecnt:integerrangeMIN_COUNTtoMAX_COUNT:=0;beginif(rising_edge(clk))thenifreset=1thencnt:=0;elsifenable=1thencnt:=cnt+1;endif;endif;q=cnt;endprocess;endrtl;变量定义语句：在进程内定义变量cnt，整数类型，数值范围限定在255-0内，赋初值0。变量赋值语句：cnt赋0值变量赋值语句：cnt赋cnt+1表达式，实现加1计数（3）信号信号信号相当于组合电路中门与门之间的硬件连接线或数值寄存器。信号通常在结构体、包集合和实体中说明，是个全局量。信号的定义语句格式：Signal信号名：数据类型[约束条件][:=表达式]；给信号赋初值用“:=”符号，在程序中，给信号赋值用“=”符号，信号赋值语句形式：目标信号名=表达式[after时间量]；这里的“表达式”可以是一个运算表达式，也可以是数据对象（变量、信号或常量），信号赋值时可附加延时。 项目3VHDL程序的数据对象与基本运算符项目3VHDL程序的数据对象与基本运算符【例】异步清零十进制加法计数器VHDL程序中信号的使用libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10yisport(clr:instd_logic;clk:instd_logic;cnt:outstd_logic_vector(3downto0));endcnt10y;architectureexample9ofcnt10yissignalcnt_temp:st