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亚微米CMOS的翻转加固存储器设计

T.Calinl,M.Nicolaidisl,R.Velazco2

摘要

一种新的设计技术被提出用于对辐照诱发的单粒子翻转不敏感的存储元件。这种技术适

合于实现在高密度ASIC和使用亚微米CMOS技术的静态RAM。

1、引言

在空间应用中使用的大多数LSI电路是使用CMOS工艺制造的。这是由于它们的一般特

性：高集成度，低功耗和高抗噪声性。在空间辐射环境中工作的CMOSIC经受三种主要的

瞬态辐射效应：单粒子闭锁，由于累积辐照量和单粒子翻转引起的性能退化。辐射诱导的硅

CMOS电路中的瞬态效应基本上是导致电流直接电离的电荷收集和传输现象[11].收集的电

荷可能在短时间间隔内不经意地改变内部节点电压电路。这些瞬变可以改变数字和模拟电

路中的MOS晶体管的电性能。结果，它们可能导致存储在存储器单元中的信息的丢失，随

后系统异常运行和永久电路损坏。

使用一些现有的商用CMOS技术（例如，bulk-epi工艺）可以将闭锁和总辐照剂量效应

降低到可接受的水平[2]。

单粒子翻转（SEU）反应辐射诱发的危害，这在航天应用中是最难避免的，特别是在高

密度亚微米CMOSIC中。实验结果表明，在能够产生翻转的敏感节点处收集的临界电荷随

特征尺寸的平方减小。这种依赖性对于诸如双极，CMOS/体，CMOS/SOI或GaAs的各种

技术是类似的。为了确保其对于亚微米CMOS技术的有效性，现有的SEU加固设计技术（例

如，电阻或电容加固）引起性能的不可接受的降级。

系统级设计加固解决方案也可用于实现翻转容忍。对于实例，用于错误检测和校正（EDAC）

的编码技术可以用于高容量存储器阵列[5]-[7]。专用EDAC处理器周期性地“擦除”整

个存储器以校正所有单字节错误。EDAC处理器对相同存储器字的两次连续存取之间的时间

间隔定义了最大错误延迟时间。可以采用当前电流监测技术用于缩减检以减少时间关键应用

中的错误等待时间[7]。这些解决方案允许使用高密度CMOSVLSI电路内置的抗干扰性特性。

包括存储单元复制和多数表决的三重模块冗余（TMR）技术可以顺序地应用于触发器和寄存

器随机逻辑。然而，这些SEU加固方法增加了系统级开销和功耗。此外，对于其中一些，错

误容忍可能因此而丧失随着错误延迟。实际上，容忍第一翻转，但是在第二翻转的后续发生

之前，受影响的元件可能不被恢复的状态，因此系统易受相关双重错误的影响。

可以开发电路级别的设计加固技术以实现对翻转的免疫。它们可以避免系统设计加固

解决方案的错误延迟和性能损失。这些技术基于存储锁存器复制和使用-恢复反馈电路

[8]-[11]，其比TMR电路更多地起作用并且导致更低的延迟。它们可以代表在亚微米CMOS

设计中实现翻转免疫的可行的替代方案。不幸的是，基于锁存器复制和反馈的翻转免疫存

储单元具有几个缺点，使得它们不适用于高密度电路架构：高面积开销，高功率耗散（由于

使用NMOS和/或PMOS反相器，具有固有的高泄漏电流）和临界比例晶体管尺寸，以实现翻

转免疫。

在本文中，我们提出一种称为双联互锁存储单元（DICE）的新型存储单元设计，实现了

翻转免疫，避免了前面提到的缺点。所提出的单元对晶体管尺寸没有特别的限制，因此它没

有证明对比例设计的总辐照剂量的高灵敏度。与用于CMOS静态RAM单元和顺序逻辑元件（锁

存器，触发器，寄存器等）的其它逻辑设计加固技术相比，其具有较低的面积开销。

新的单元适合于替代在CMOSASIC中的逻辑块内分布的锁存器和触发器，以使它们容忍

干扰。它也可以用于实现SE加固的静态RAM，用于实现可靠的SEU抗扰性优于复制存储器

单元的尺寸的成本的应用，这部分RAM存储容量。

2、翻转免疫存储单元设计

逻辑/电路级设计加固技术确保对单个节点翻转的抗扰性，而不仅仅是相对于其他SEU

容忍的相对改善，像（电阻或电容）设计加固技术。它们还具有与标准CMOS技术完全兼容

的主要优点。电路级加固存储单元的通用框图如图1所示。

两个基本概念用于使用常规CMOS工艺设计SEU