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EDA数字钟实验

一、实验任务：

用FPGA器件和EDA技术实现多功能数字钟的设计

已知条件：QuartusII软件，FPGA实验开发装置。

基本功能：

1、以数字形式显示时，分，秒的时间。

2、小时计数器为同步24进制。

3、分，秒计数器为同步60进制。

扩展功能：

1、校时、校分

2、仿电台报时定时闹钟

3、时段控制

4、定点闹时

三、实验原理图和仿真图。

1、60进制的逻辑原理图如下：

两74161芯片并行进位，当个位计数到9即1001时，将QA和QD连一个

2输入与非门，输出Q1连到个位芯片的LDN端口上，个位就同步清零，此时的

输出Q1再接一个非门,将输出Q2连到表示十位芯片的ENT和ENP端口，十位

就开始计数（即进位），并且当十位为5（0101），个位为9（1001）时，两芯片

同步清零，QA，QC，Q2用一个三输入与非门连接，输出Q3连到十位的LDN

端口，就实现了两芯片同步清零。

60进制仿真功能图如下：

如图所示，来一个脉冲上升沿就计数一次，当输出为23时，a就为低电平（使

十位清零），十位和个位就同步清零了。

2、24进制逻辑原理图如下：

当个位计数到9就进位，十位就计一个数，此时个位还要清零，并且当十位

为2，个位为3时十位和个位都要清零，所以，当十位为9（1001）时，将个位

的QA和QD连一个二输入与非门输出Q1连到个位的LDN上，实现个位计数

到9就清零，将Q1连一个非门输出Q2连到十位的ENT和ENP实现个位到9

十位就开始计数，个位的QA，QB和十位的QB连一个三输入与非门输出Q3连

到十位和个位的LDN上，实现到23时，个位和十位的同步清零。

24进制的仿真原理图如下：

3、时钟计时器电路图如下：

由下至上分别为秒，分，时的计数器电路封装图，给秒计数器输入时钟脉

冲，当秒计到59时a有进位，分才开始计数，即秒计数器中的a为分计数器的

时钟脉冲，分计数器的a为时计数器的时钟脉冲，s1,s2,m1,m2,h1,h2分别为秒，

分，时的高4为和低四位。

其仿真原理图如下：

如图所示，来一个时钟脉冲计数一次，当输出为23:59:59时又都同时清零。

4、整点报时原理图

打包

波形仿真

5、时段控制电路

原理图：

仿真波形：

6、连接顶层文件：

仿真波形