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本发明公开了一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，应用于FPGA中，方法包括：将动目标检测单元输出的由距离维、多普勒维两个维度表征的第一数据转化为由距离维、多普勒维、子多普勒维三个维度表征的第二数据；利用串并转换模块将第二数据按子多普勒维进行划分得到若干子数据组；将每一子数据组输入一CFAR检测与缓冲器；在CFAR检测与缓冲器中：构建桶状缓冲处理结构模型，基于桶状缓冲处理结构模型对输入的子数据组进行缓冲与检测处理得到检测结果；在信息综合模块中将检测结果与对应的速度维、距离维信息合
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117890874A
(43)申请公布日2024.04.16
(21)申请号202410101298.9
(22)申请日2024.01.24
(71)申请人西安电子科技大学
地址7100
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