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本发明公开了一种MV器件，MV器件的第一栅极结构由第一栅介质层和第一栅极导电材料层叠加而成。第一侧墙自对准在第一栅极结构的各侧面。轻掺杂漏区形成在第一栅极结构第一侧面和第二侧面外的半导体衬底中。第一源漏注入区自对准形成在第一栅极结构两侧的轻掺杂漏区的表面。第一栅介质层分成主体栅介质层和边缘栅介质层，主体栅介质层位于中间区域，边缘栅介质层层环绕在主体栅介质层的周侧。沟道区位于第一栅极结构两侧的所述轻掺杂漏区之间半导体衬底的表面区域中；在沟道长度方向上，沟道区的顶部被主体栅介质层全部覆盖。本发明还公
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117766466A
(43)申请公布日2024.03.26
(21)申请号202211129206.5
(22)申请日2022.09.16
(71)申请人上海华力集成电路制造有限公司
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