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本发明公开了一种数字LDO结构，包括：3位连续时间FlashADC，用于将输出电源电压Vreg与7个参考电压比较产生7位数字信号COMP，7为正整数。数字控制逻辑，N位小数指数阵列，分别与负载电路和数字控制逻辑连接；负载电路接地。数字控制逻辑用于通过检测7位数字信号COMP的变化，控制N位小数指数阵列的PMOS管的开关数量，进而调整输出电源电压Vreg的大小。本发明具有加快响应速度、无输出电容、提高动态范围和降低稳态功耗的优点。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117519388A
(43)申请公布日2024.02.06
(21)申请号202311629381.5
(22)申请日2023.11.30
(71)申请人聚辰半导体股份有限公司
地址2
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