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本申请的例子涉及用于高速时钟信号的动态相位调整。一种时钟发生器电路(200)包含：整数分频器(210)，所述整数分频器具有第一输入端，所述第一输入端接收参考时钟，并且所述整数分频器被配置为以按照整数值从所述参考时钟的频率向下分频得到的频率生成中间时钟；数字延迟级(220)，所述数字延迟级被配置为生成延迟的中间时钟，所述延迟的中间时钟从所述中间时钟延迟了响应于分数周期值而选择的所述参考时钟的多个分数周期；以及模拟延迟级(230)，所述模拟延迟级被配置为生成输出时钟，所述输出时钟从所述延迟的中间时钟
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117318709A
(43)申请公布日2023.12.29
(21)申请号202310778640.4
(22)申请日2023.06.28
(30)优先权数据
17/853,0852022
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