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公开了一种用于将数据字的奇数和偶数数据比特存储在交替的子组中来降低多比特错误率的存储器阵列。该存储器阵列将第一和第二存储器组中的第一子组中的连续列中的第一多个数据字的奇数数据比特与第一和第二存储器组中的第二子组中的连续列中的第一多个数据字的偶数数据比特交替。例如，N个数据字中的每个数据字的最低比特被存储在第一子组的前N个连续列中。N个数据字中的第二比特被存储在第二子组的后N个连续列中。N个数据字的比特位置中的每个比特位置中的N个数据比特在相应的列mux集合中交错。在子组之间交替奇数和偶数比特减少
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117223058A
(43)申请公布日2023.12.12
(21)申请号202280031331.4(74)专利代理机构北京世辉律师事务所16093
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