北京理工大学VHDL实验报告.docVIP

VHDL硬件描述语言 1120102751 PAGE3 / NUMPAGES21 课程名称：VHDL硬件描述语言 实验时间：2013年10月 实验报告 姓 名： 学 号： 专 业：信息工程 班 级目录 TOC \o 1-3 \h \z \u 实验一 时钟分频电路 3 一、实验概述 3 二、实验目的 3 三、实验要求 3 四、VHDL源代码 3 五、仿真结果 4 实验二 序列检测器 5 一、实验概述 5 二、实验目的 5 三、实验要求 5 四、状态转移图 6 五、实验代码 6 六、仿真结果 8 七、实验感悟 8 实验三 2FSK解调电路 9 一、自拟题目 9 二、题目分析 9 三、方案一的设计、仿真 10 1.系统级设计及simulink仿真 10 2.VHDL实现（子模块描述） 13 3.MATLAB与Modelsim联合仿真 16 四、结论与感受 17 五、附录 18 1. VHDL源代码（部分） 18 2. 仿真测试源程序 20 实验一 时钟分频电路 一、实验概述 按“Modulus”为模，将“ClkIn”时钟脉冲信号分频，在“ClkOut”上输出。如果“Modulus”是偶数，它产生对称的输出波形，否则，其输出波形的高电平宽度大于低电平宽度。（参考讲义4后实例） 二、实验目的 理解Generic语句参数传递的作用。 三、实验要求 1. 编写源程序 2.用VHDL建立测试平台（Test-Bench） 3. 用ModelSim仿真 4.“Modulus”设不同值观察波形结果 四、VHDL源代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity top is generic(Modulus: integer := 3); -- 用generic语句设置参数Modulus port( ClkIn : in std_logic; Reset : in std_logic; ClkOut : out std_logic); end top; architecture Behavioral of top is begin process(ClkIn,Reset) variable Count : integer range 0 to Modulus-1; -- 使用参数Modulus begin if(Reset = 1) then -- 异步复位 Count := 0; ClkOut = 0; elsif(rising_edge(ClkIn)) then -- 同步释放 if(Count = Modulus-1) then Count := 0; else Count := Count + 1; end if; if(Count = Modulus / 2) then --注意观察Modulus为奇偶数时的波形 ClkOut = 1; else ClkOut = 0; end if; end if; end process; end Behavioral 五、仿真结果 Modulus = 3 Modulus = 4 实验二 序列检测器 一、实验概述 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。 如下图，RST为复位信号，低电平有效。在时钟CLK作用下，串行二进制码数据从DIN输入。D[7..0]为预先设置的码。当序列检测器连续收到一组串行二进制码后，当这组码出现与检测器中预先设置的码相同码时，A输出1，否则输出0。 二、实验目的 掌握有限状态机的描述。 三、实验要求 1.画出状态转移图 2.编写源程序 3.用VHDL建立测试平台TestBench 4.采用ModelSim进行仿真 四、状态转移图 五、实验代码 VHDL源程序（部分代码） 次态逻辑进程 COM : process(clk,rst,data_buf,seq_buf,current_state) begin case current_state is when idle = --空闲状态 next_state = compare; Aout_buf = 0; when compare = --比较状态（工作状态） next_state