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一种处理器电路，其包含指令解码单元、指令检测器、地址生成器以及数据缓冲器。该指令解码单元用以解码载入指令以产生解码结果。该指令检测器耦接于该指令解码单元，用以检测该载入指令是否处于载入使用情境。该地址生成器耦接于该指令解码单元，用以根据该解码结果产生该载入指令所要求的第一地址。该数据缓冲器耦接于该指令检测器以及该地址生成器，用以在该指令检测器检测出该载入指令处于该载入使用情境时，存储该地址生成器所产生的该第一地址，以及根据该第一地址存储该载入指令所要求的数据。
(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113157631 A (43)申请公布日 2021.07.23 (21)申请号 20201
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