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一种低复杂度1比特信号解码器及其设计方法,解码器包括计数器模块、固定减法模块、M个解码器子模块以及输出控制信号产生模块;计数器模块输入复位信号与时钟信号,M个解码器子模块组成并行运算处理单元,M‑1个固定减法模块一一对应的设置在计数器模块与解码器子模块之间,相邻解码器子模块的地址数值相差L;M个解码器子模块的数据输入均为1比特的数字信号流,使能端均连接输出控制信号产生模块,输出均为N比特的数字信号流。本发明还提供了一种低复杂度1比特信号解码器的设计方法。本发明具有极低的复杂度和功耗,适合高速数据
(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112436823 A (43)申请公布日 2021.03.02 (21)申请号 202011419084.4 (22)申请日 2020.12.07 (71)申请人 西安赫至创芯信息科技有限公司
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