一种可优化延时的纳米CMOS电路容错映射方法.pdfVIP

下载本文档

0
0
约2.56万字
约 17页
2023-05-25 发布于四川
举报
版权申诉

一种可优化延时的纳米CMOS电路容错映射方法.pdf

1、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。。
2、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
3、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

本发明公开了一种可优化延时的纳米CMOS电路容错映射方法，针对采用现有容错映射方法实现正确逻辑功能的纳米CMOS电路中存在的时延性能较差、求解速度与质量不佳等问题，在缺陷纳米CMOS电路的映射约束下，提供一种可优化延时的纳米CMOS电路容错映射方法。本发明容错映射方法对传统的纳米CMOS电路的映射流程进行优化，新增逻辑级对待映射逻辑电路的划分技术以及物理级的以原始输入为对象的预规划技术，将逻辑电路以路径树为单位，采用两种映射模式映射至纳米CMOS电路中预规划区域中以优化各路径延时，并通过寻找可用

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112214946 A (43)申请公布日 2021.01.12 (21)申请号 202010932270.1 (22)申请日 2020.09.08 (71)申请人宁波大学地址 31