时钟相位对齐电路及包含其的高速串行收发器、FPGA.pdfVIP

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2023-03-01 发布于四川
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时钟相位对齐电路及包含其的高速串行收发器、FPGA.pdf

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时钟相位对齐电路及包含其的高速串行收发器、FPGA。包括第一D触发器用于在参考时钟信号的驱动下，对通道的并行时钟信号进行采样，并输出采样结果，以及用于消除亚稳态，采样结果为第一数值或第二数值；计数器用于接收在N个参考时钟信号周期内得到的N个采样结果，并确定N个采样结果中第一数值的个数，输出计数结果；移相器用于多次调整并行时钟信号的相位，以使计数器输出数值从0到N的多个计数结果，用于在得到延迟时间与对应的计数结果的关系曲线后，根据关系曲线的上升沿或下降沿对应的延迟时间，对并行时钟信号进行相位调整。

(19)中华人民共和国国家知识产权局 (12)实用新型专利 (10)授权公告号 CN 213043663 U (45)授权公告日 2021.04.23 (21)申请号 202021412796.9 (22)申请日 2020.07.17 (73)专利权人中国科学技术大学地