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7.4.3 动态逻辑的速度 22 动态逻辑的逻辑努力 计算方法：只有下拉逻辑努力，其值等于与具有相同PDN的等效电阻的 反相器的输入电容之比。 a17 1 2 2 (b) 无足动态反相器 (c) 有足动态反相器 g =1/3 g =2/3 d d 动态逻辑的逻辑努力比静态CMOS的逻辑努力小； 有足逻辑的逻辑努力比无足逻辑门的逻辑努力大。 23 幻灯片 23 a17 动态逻辑开关速度快，因为（1）输入电容（Cin）小（作为负载被驱动时，对驱动器的负载电容小）（2）无短路电流Isc, 因此由PDN 提供的电 流均用来使CL 放电（比伪nMOS快） adm, 2013/11/11 速度 预充电是同时并行完成的（只需要两级门的延 时）；求值过程是逐级完成的。 求值速度主要由PDN决定，预充电时间主要由PMOS 决定； Clk Ini PDN Ini+1 PDN Ini+2 PDN Ini+3 PDN In In In In j j+1 j+2 j+3 Clk 24 速度 求值时间等于各级门求值时间之和。 预充（求值）脉冲宽度要大于输出上升（下降)的最 长时间。——时钟频率上限 Clk Ini PDN Ini+1 PDN Ini+2 PDN Ini+3 PDN In In In In j j+1 j+2 j+3 Clk 25 多米诺逻辑设计 V V DD DD Clk Mp Clk Mp Out1 H Out2 In1 In2 PDN In4 PDN In3 Clk Me Clk Me 关键路径总 是0-1翻转
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