《数字逻辑与数字系统设计》王永军 第3章 组合逻辑电路1.pptVIP

3.7.4 算术逻辑单元 3.4.2 二-十进制译码器 二-十进制译码器输入为一组BCD代码，输出则是一组高、低电平信号。 74HC42是CMOS二-十进制译码器。 3.4.2 二-十进制译码器 74HC42是CMOS二-十进制译码器。 半导体数码管和七段字形译码器 半导体数码管是用发光二极管(简称LED)组成的字形来显示数字。 半导体数码管有共阳极和共阴极两种类型。 半导体数码管和七段字形译码器 7448是输出高电平有效的七段字形译码器。 半导体数码管和七段字形译码器 译码器7448驱动共阴数码管的接线图 半导体数码管和七段字形译码器 输出低电平有效的译码器7447驱动共阳数码管的接线图 数据分配器与数据选择器 3.5.1 数据分配器 数据分配器可以将一路数据分配到多路通道中去。 数据分配器与数据选择器 3.5.1 数据分配器 【例3-10】 试用74HC138实现反码输出的八路数据分配器。 解：八路数据分配器的地址选择输入端需要3个，而74HC138的代码输入端也为3个，且二者功能相同。74HC138的代码输入端当作数据分配器的地址选择输入端。这样，74HC138的输入端就仅剩下3个使能输入端，八路数据分配器的数据输入端就必须从3个使能输入端中选取。 数据分配器与数据选择器 3.5.1 数据分配器 【例3-10】 试用74HC138实现反码输出的八路数据分配器。 数据选择器 数据选择器(multiplexer)是在地址选择信号的控制下，从多路输入数据中选择一路作为输出的电路，又叫多路开关，简称MUX。 数据选择器 CD4512是具有三态输出功能的CMOS八选一数据选择器。 D7~ D0为8个数据输入端，F为数据输出端，A2A1A0是地址选择输入端。 为允许输入端。 数值比较电路 数值比较电路（magnitude comparator）是用来比较两个二进制数的大小或是否相等的电路。 3.6.1 比较原理 比较两个二进制数的大小要从最高位开始比较至最低位，比较结果为相等、小于和大于三种情况中的一种。 3.6.2 一位比较器 【例3-12】 试设计一位数值比较器，用来比较Ai与Bi的大小。 3.6.2 一位比较器 解：两个比较的一位数据分别为Ai与Bi，其比较结果为AiBi，AiBi，Ai=Bi。 3.6.2 一位比较器 用门电路实现的一位比较器。 3.6.3 四位比较器 CC14585是四位数值比较器集成电路。 3.7.1 二进制加法运算 两个n位二进制数相加的过程，是从最低有效位开始相加，形成和数并传送进位最后得到结果。 最低位只有加数和被加数相加，这种两个一位数相加称为半加； 完成加数、被加数、低位的进位数三个一位数相加称为全加。 实现半加运算的电路称为半加器 实现全加运算的电路称为全加器。 3.7.1 二进制加法运算 1. 半加器和全加器 3.7.1 二进制加法运算 半加器和全加器 【例3-13】 试设计一位二进制全加器。它的两个数据输入为Ai和Bi，进位输入为Ci，和及进位输出分别为Si和Ci+1。 解：根据二进制加法法则可以列出的真值表见表 3.7.1 二进制加法运算 半加器和全加器 其表达式为 3.7.1 二进制加法运算 半加器和全加器 3.7.1 二进制加法运算 2.加法器 实现多位二进制数加法运算的电路称为加法器。 按各位数相加方式不同可分为串行加法器和并行加法器。 并行加法器按进位方式又可分为串行进位并行加法器和超前进位并行加法器两种。 3.7.1 二进制加法运算 2.加法器 四位超前进位加法器74283 3.7.1 二进制加法运算 2.加法器 四位超前进位加法器74283 3.7.2 二进制减法运算 1.用补码完成减法运算 X与Y的减法运算可写成X-Y＝X+[-Y]的补码加法运算 运算步骤如下： （1）把减法运算表示成加法运算； （2）将两数各自求补； （3）将求补后的两个补码相加，如有溢出则丢掉，然后再对运算结果求补，可得到原码表示的值。 3.7.2 二进制减法运算 2.求反电路 M＝1时异或门输出为输入的反码；M＝0时输出与输入相同。 3.7.3 二进制乘法运算 用与门实现的一位乘法器 3.7.3 二进制乘法运算 【例3-18】 试设计4位无符号数的组合乘法器。 解：假设被乘数a=a3a2a1a0，乘数b= b3b2b1b0，a和b均为无符号整数。 3.7.4 算术逻辑单元 算术逻辑单元（ALU，arithmetic and logic unit）不仅能做加法、减法等算术运算，而且也能实现与、与非、或、或非、异或、数码比较等逻辑运算。 【例3-19】 试设计一个逻辑框图如图3-43所示、其功能如表3-21及3-22所示的一位算术逻辑单元。其中M端为方式控制