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数字逻辑2017考试复习重点 分数比例：教材第1～3章、第4~7章各约占50%。 题型包括： 单选题（每题2分，共30分） 填空题（每空1分，共15分） 简答题（第1题5分，第2题10分，第3题15分，共30分） 卡诺图化简，组合或时序电路分析 组合或时序电路设计 综合设计、Verilog HDL编程题（第1题10分，第2题15分，共25分） Verilog HDL编程：组合电路或时序电路 FSM设计与实现 各章习题必须掌握 各章实验题必须掌握 第1章 1.1 掌握概念 1.2熟练掌握进制数转换，原码、补码、反码转换，了解常用编码 1.3熟练掌握基本和常用逻辑运算，各种逻辑函数表示及化简，卡诺图化简 第2章 2.1 掌握组合逻辑电路特点及逻辑功能表示方法 2.2 熟练掌握组合电路分析方法 2.3 熟练掌握编码器、译码器、数据选择器、数值比较器、加法器等各常用组合电路原理、功能及逻辑表达式 2.4掌握组合逻辑电路的基本设计方法，掌握利用译码器或数据选择器实现组合逻辑电路的原理与方法。 2.5 掌握波形图、时序分析、竞争冒险概念 了解本章各芯片功能（若需要，题目会提供功能表及引脚图） 第3章 3.1 熟练掌握时序逻辑电路特点及逻辑功能表示方法、分类 3.2熟练掌握各锁存器、触发器逻辑符号、特性表、特性函数 3.3熟练掌握时序逻辑电路的基本分析方法。 3.4熟练掌握寄存器、计数器的分析与设计方法，掌握用清零法和置数法设计N进制计数器。 3.5掌握基本的时序电路设计方法，会画状态图。 3.6掌握各种基本概念。 了解本章各芯片功能（若需要，题目会提供功能表及引脚图） 第4、5章 Verilog的基本概念 熟练掌握各种Verilog的基本操作符、常用系统任务与函数。 熟练掌握各种基本语句与3种编程风格。 熟练掌握Libero的使用方法、工作流程和各工具的功能特点。 掌握测试平台的功能、代码编写，掌握3次仿真的不同作用。 第6章 掌握各种基本组合电路的Verilog程序实现。 掌握编码器、译码器、数据选择器、加法器、乘法器、补码生成等电路的Verilog实现方法。 第7章 掌握各种基本时序电路的Verilog程序实现，包括各类锁存器、触发器、寄存器和计数器。 熟练掌握FSM的概念和属性。 熟练掌握FSM的设计方法和Verilog实现（3-always），会根据具体问题分析并画出状态图，通过程序实现。 温馨提示： 考试范围包括但不限于上述知识点，请认真复习，做好习题与实验 考试必须带身份证或学生证或一卡通（照片清晰可辨），放置在桌面 手机关闭，且不得放在座位范围内 不需自带草稿纸 试卷有ABC三套，注意按要求拿试卷，不能随意调换试卷或座位，违者按作弊处理！ 答案直接写在试题纸上，写好班别姓名学号 大题题量较大，请合理安排答题时间，争取好成绩！