微处理器系统结构与嵌入式系统-第三章.pptVIP

这里计算的时候没有考虑寄存器引入的延迟，因此是大概的计算。 强调基本定义的理解。 * 流水线并不一定任何时候都是满负荷。 其设备利用率就是效率。 上式是理想流水线的效率。 * 一个程序由多条指令组成 一条指令由一系列子周期完成。 每个子周期都是由更短的微操作组成。微操作是处理器最基本的动作。 紫色是取指令子周期 蓝色是执行子周期 橙色是微操作，绿色是回写微操作。 要求指令规则规整。 * 微码结构最大的不同在于其存储控制信息的PROM 微码可以认为是硬件中的软件。 * 微码可以将复杂指令放入CPU，减少指令读取次数。但是使得指令较复杂。 硬件设计主要由微操作构成，微操作逻辑相对简单，成熟。新产品开发周期短。 Intel cpu曾出过浮点运算错误的bug，后来通过补丁修正。 开销大主要是微操作的数目多，应付众多指令的需求。如存储器可以作为ALU的输入。 随机逻辑单指令执行的时间短。 微码指令条数要求少，存储器访问少，因此节省访问时间。 ARM（Advanced RISC Machine）显然是RISC机器。 使用了哈弗结构。 EU执行单元， BIU总线接口部件，负责总线的读写。 CISC指令集 每一个处理器中都有独立的译码、执行等部件。 比较以前在外部电路板多处理器方案，延迟大减小，内部总线速度快。 * 冯诺依曼体系结构中，数据通路根据不同选择而选通，但是执行部件通常只有一个，而且数据计算过程通常只有一个ALU对其处理。 流处理器中，不同部件可能会同时协同处理数据。 * 将处理器集成到存储器中。 * FPGA等可重构芯片实现处理器功能。 如nios 动态可重构通常用于资源较少的情况下。 * 8086指令系统特点 1。为保持兼容性采用变长的、高度不规则的CISC指令集。 2。是基于专用寄存器组的二地址存储器-寄存器(M-R)机：对于二元操作，一个操作数总是指定在寄存器中，另一个操作数可以从存储器或寄存器中读取。 片上多核处理器 (Chip of Multi-core Processor) ① 易扩展 ② 设计可复用 ③ 低功耗 ④ 容忍线延迟 流处理器 (Stream Processor) ①计算和数据分离 ②重新组织流水线型的计算链 ③ 硬连线流处理器和可编程流处理器 源结点 计算核心 输出 存储处理器 (Processor In Memory) ① DRAM和计算逻辑集成在同一芯片内 ② 提供高效率的机制来协调计算和通信 可重构计算处理器 (Reconfigurable Processor) ① 时空域：采用时分复用方式利用可重配置硬件 ② 设计灵活，易升级 ③静态（全局）和动态（局部，无需停止工作） 第三章 习题 作业：1~3、5、9~11、13~15 思考：1.6、4、6~8 、12、16 练习题 1、有一条4个段的线性流水线，各段的执行时间分别为50ns、50ns、100ns、200ns。 （1）连续向流水线输入6条指令，画出指令执行的时-空图，求该流水线的实际吞吐率和效率。注意计算时需写出步骤。 2、一个时钟频率为1.25 GHz的非流水式处理器，其平均CPI是5。此处理器的升级版本引入了6级流水。然而，由于如锁存延迟这样的流水线内部延迟，使新版处理器的时钟频率必须降低到1 GHz。 （1）对一典型程序（指令数目N很大），新版所实现的加速比是多少？ （2）新、旧两版处理器的MIPS各是多少？ （1）、吞吐率 T流水 = 50 + 50 + 100 + 6 ×200 = 1400 ns （2）、效率 （1）对于一个有N条指令的程序来说：非流水式处理器的 总执行时间 6级流水处理器的总执行时间 加速比= N很大时加速比≈4. （2）旧版处理器的MIPS是非流水式处理器CPI=5，则其执行速度=1250MHz/5=250MIPS。 新版处理器的MIPS是6级流水处理器CPI=1，则其执行速度=1000 MHz /1=1000 MIPS。 处理器设计的5个部分， 1.拟定指令系统 2.确定总体结构，寄存器和数据通路。 3.安排时序 4.拟定指令流程与微指令序列 5.形成控制逻辑 下面控制器为蓝色，数据通路为黄色，存储器为绿色，红色为输入输出设备。 引入数据通路的概念，操作数据通过的部件。控制器控制数据的流向。 数据通路包括ALU，寄存器，内部总线等。 以铁路系统中，铁轨道叉为例讲解数据通路。 控制器的作用相当于铁路系统中的调度员，负责选择道叉的开合。 将需要传输的地址和数据存储在寄存器中，用以实现访问时间内，cpu和总线之间的隔离。 回顾risc机器的信号流不可以从存储器到运算器，cisc则可以。 操作码指定cpu提供的功能，它